DE4128290C1 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Datenausgabe-Pufferspeicher (Da­ tenausgabepuffer) gemäß dem Oberbegriff des Patentanspruchs 1 und insbesondere auf einen neuen Datenausgabe-Pufferspeicher mit einer se­ lektiven Bootstrap-Schaltung im Hinblick auf den Versorgungsspan­ nungspegel.

Ein gattungsbildender Datenausgabe-Pufferspeicher ist bereits aus der US-46 04 731 bekannt. Dieser bekannte Datenausgabe-Pufferspeicher enthält eine Ausgangstreiberstufe mit einem Paar von Hochziehtransisto­ ren, die parallel zueinander geschaltet sind, sowie mit einem Herabzieh­ transistor, und eine Halteschaltung zum Halten eines Paares von komple­ mentären Signalen.

Aus der US-45 83 203 ist es ferner bekannt, bei einem Datenausgabe- Pufferspeicher Bootstrap-Treiberschaltungen zu verwenden.

Durch neuere Miniaturisierungstechniken im Halbleiterbereich ist es ge­ lungen, Speichereinrichtungen, Schaltungen usw. als hochintegrierte Systeme herzustellen und die Versorgungsspannung entsprechend herab­ zusetzen. Eine Verringerung der Versorgungsspannung zieht jedoch eine Verkleinerung des Störabstands nach sich, was bezüglich des Rauschens geeignete Gegenmaßnahmen erfordert, und zwar in Übereinstimmung mit der Änderung der Versorgungsspannung.

Im Bereich der MOS-Technik stellt der Verlust an statischer Leistung ein ernstes Problem dar. Um hier Abhilfe zu schaffen, ist die Ausgangsstufe ei­ nes Datenausgabe-Pufferspeichers als Gegentaktstufe ausgelegt, bei der eine Hochzieheinrichtung (Pull-Up-Einrichtung) mit einem Datensignal DB und eine Her­ abzieheinrichtung (pull-down-Einrichtung) mit einem invertierten Datensignal versorgt werden.

Bei einem konventionellen Datenausgabe-Pufferspeicher gemaß Fig. 1 wird ein Signal DB mit dem Versorgungsspannungspegel Vcc an das Gate eines NMOS- Hochzieh-Transistors M1 geliefert, um dessen Ausgang hochzulegen. Dies führt allerdings zu einem schwachen VOH (hoher Zustand der Ausgangsdaten) bei niedriger Versorgungsspannung Vcc sowie zu einer geringen Betriebsgeschwin­ digkeit. Diese Probleme treten bei dem in Fig. 2 gezeigten komplementären Da­ tenausgabe-Pufferspeicher nicht mehr auf, bei dem ein PMOS-Hochzieh- Transistor M3 zum Einsatz kommt. Bei diesem Datenausgabe-Pufferspeicher werden ein verbesserter VOH (hoher Zustand der Ausgangsdaten) sowie eine größere Betriebsgeschwindigkeit als beim konventionellen Datenausgabe-Puf­ ferspeicher nach Fig. 1 erhalten, jedoch eine schlechtere Verriegelungscharak­ teristik (latch up characteristic). Um hier Abhilfe zu schaffen, wurde bereits ein Bootstrap-Datenausgabe-Pufferspeicher vorgeschlagen, der in Fig. 3 darge­ stellt ist und bei dem ein NMOS-Hochzieh-Transistor M5 mit einem verstärkten bzw. angehobenen Spannungspegel (Spannung oberhalb Vcc) angesteuert bzw. getrieben wird. Allerdings bringt eine höhere Versorgungsspannung den Nach­ teil mit sich, daß das Rauschen stärker wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Datenausgabe-Pufferspeicher zu schaffen, der einen hohen logischen Pegel liefern kann, und zwar sowohl im Hinblick auf einen verstärkten bzw. angehobenen Spannungspegel, wenn die Versorgungsspannung niedrig ist, als auch im Hinblick auf eine Versorgungs­ spannung bei hohem Versorgungsspannungszustand, um die oben angespro­ chenen Probleme zu überwinden.

Weiterhin liegt der Erfindung die Aufgabe zugrunde, einen neuen Datenausga­ be-Pufferspeicher zu schaffen, der weniger Rauschen im Ausgang für logisch niedrig liegende Daten erzeugt.

Darüber hinaus ist es Aufgabe der Erfindung, einen neuen Datenausgabe-Puf­ ferspeicher anzugeben, der eine verbesserte Rauschcharakteristik aufweist, unabhängig vom Pegel der Versorgungsspannung.

Die Lösung der gestellten Aufgaben ist im kennzeichnenden Teil des Patentan­ spruchs 1 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind den Un­ teransprüchen zu entnehmen.

Ein Datenausgabe-Pufferspeicher nach der Erfindung zeichnet sich aus durch:

• - ein zweites Gatter zur torgesteuerten Weiterleitung eines nichtinvertierten Ausgangssignals der Halteschaltung in Übereinstimmung mit einem externen Ausgangs-Enable-Signal, wobei das torgesteuerte Ausgangssignal zum Gate­ anschluß des einen der Hochzieh-Transistoren der Ausgangstreiberstufe ge­ liefert wird,
• - ein drittes Gatter zur torgesteuerten Weiterleitung eines nichtinvertierten Ausgangssignals der Halteschaltung in Übereinstimmung mit einem externen Ausgangs-Enable-Signal und
• - eine selektive Bootstrap-Schaltung, die den anderen Hochzieh-Transistor der Ausgangstreiberstufe in Übereinstimmung mit den Ausgangssignalen vom zweiten und dritten Gatter auf eine externe Versorgungsspannung treibt, wenn die externe Versorgungsspannung höher ist als eine eingestellte Span­ nung, sowie auf eine erhöhte Spannung bringt, wenn die externe Versor­ gungsspannung niedriger ist als die eingestellte Spannung.

Das torgesteuerte Ausgangssignal vom zweiten Gatter kann über einen zweiten Inverter geleitet werden, der zwischen dem Ausgang des zweiten Gatters und dem Gateanschluß des genannten einen Hochzieh-Transistors liegt.

Nach einer vorteilhaften Weiterbildung der Erfindung ist ein erstes Gatter zur torgesteuerten Weiterleitung eines invertierten Ausgangssignals der Halte­ schaltung in Übereinstimmung mit einem externen Ausgangs-Enable-Signal vorgesehen, wobei das invertierte torgesteuerte Ausgangssignal über einen er­ sten Inverter zum Gateanschluß des Herabzieh-Transistors (pull-down-Tran­ sistors) der Ausgangstreiberstufe lieferbar ist.

Der erste Inverter besteht aus einer CMOS-Inverterschaltung, die eine Hoch­ ziehlast aufweist. Dadurch wird die zeitliche Änderung des Stroms di/dt (Diffe­ rentialquotient) des Herabzieh-Transistors der Ausgangstreiberstufe so beein­ flußt bzw. unterdrückt, daß Rauscherscheinungen reduziert werden.

Vorzugsweise besteht der erste Inverter aus einem PMOS-Transistor und aus ei­ nem NMOS-Transistor, die gemeinsam an ihren Gates das Ausgangssignal des ersten Gatters empfangen. Die Hochziehlast ist z. B. ein Widerstand, der zwi­ schen dem Sourceanschluß des PMOS-Transistors und der Versorgungsspan­ nung liegt. Die beiden Drainanschlüsse der genannten Transistoren sind mit dem Gateanschluß des Herabzieh-Transistors der Ausgangstreiberstufe ver­ bunden. Der Sourceanschluß des NMOS-Transistors des ersten Inverters liegt ebenfalls auf Versorgungsspannungspotential.

Nach einer vorteilhaften Ausgestaltung der Erfindung weist die selektive Boot­ strap-Schaltung folgende Einzelheiten auf:

• - einen Konstantspannungsgenerator zur Erzeugung einer vorbestimmten kon­ stanten Spannung unabhängig von der Versorgungsspannung,
• - einen Komparator zum Vergleichen der konstanten Spannung vom Konstant­ spannungsgenerator mit einer externen Versorgungsspannung sowie eine se­ lektive Bootstrap-Last zum Treiben eines Hochzieh-Transistors durch eine geboostete bzw. erhöhte Spannung bei niedrigen Versorgungsspannungen sowie durch die Versorgungsspannung, wenn die Versorgungsspannung selbst hoch genug ist, und zwar in Übereinstimmung mit dem Ausgang des Komparators, so daß sich auf der Versorgungsspannungsleitung ein Rau­ schen infolge von Versorgungsspannungsänderungen verhindern läßt.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher be­ schrieben. Es zeigen:

Fig. 1 den Aufbau einer NMOS-Ausgangstreiberstufe eines konventionellen Datenausgabe-Pufferspeichers,

Fig. 2 den Aufbau einer Komplementärtyp-Ausgangstreiberstufe eines kon­ ventionellen Datenausgabe-Pufferspeichers,

Fig. 3 den Aufbau einer NMOS-Ausgangstreiberstufe eines konventionellen Bootstrap-Datenausgabe-Pufferspeichers,

Fig. 4 ein Schaltungsdiagramm eines Datenausgabe-Pufferspeichers nach der Erfindung,

Fig. 5 den schematischen Aufbau eines Konstantspannungsgenerators für die Schaltung nach Fig. 4,

Fig. 6 ein Schaltungsdiagramm eines Ausführungsbeispiels eines Kompara­ tors für die Schaltung nach Fig. 4 und

Fig. 7 ein Schaltungsdiagramm eines anderen Ausführungsbeispiels des Komparators für die Schaltung nach Fig. 4.

In Übereinstimmung mit Fig. 4 enthält ein Datenausgabe-Pufferspeicher nach der vorliegenden Erfindung eine Ausgangstreiberstufe 10, eine Verriegelungs- bzw. Halteschaltung 11, erste bis dritte NAND-Gatter 12, 13 und 14, einen In­ verter 17 sowie eine selektive Bootstrap-Schaltung 15.

Die Ausgangstreiberstufe 10 enthält ein Paar von NMOS-Hochzieh-Transisto­ ren M7 und M9, die parallelgeschaltet zwischen einer ersten Spannungsversor­ gungsleitung 1 einer Spannungsquelle und einem Datenausgabeanschluß DOUT liegen. Dagegen befindet sich ein NMOS-Herabzieh-Transistor M8 zwi­ schen dem Datenausgabeanschluß DOUT und einer zweiten Spannungsversor­ gungsleitung 2.

Die Halteschaltung 11 weist einen RS-Verriegelungsaufbau auf, wobei die Setz- und Rücksetzeingänge der Halteschaltung 11 ein Paar von komplementären Da­ tensignalen DB und empfangen. Zur Halteschaltung 11 gehört ein Paar von NOR-Gattern NOR1 und NOR2, deren jeweilige Ausgänge auf jeweils einen Ein­ gang des anderen Gatters zurückgeführt sind. Die Ausgänge der Halteschaltung 11 werden darüber hinaus zu einem oder mehreren Torschaltungen 12, 13 und 14 geführt, die z. B. NAND-Gatter sein können, von denen jedes einen Eingang aufweist, an den von außen ein Ausgabe-Enable-Signal OE anlegbar ist.

Der invertierte Ausgang von der Halteschaltung 11 wird zu dem anderen Ein­ gang des NAND-Gatters 12 geliefert, dessen Ausgangsanschluß mit der Aus­ gangstreiberstufe 10 verbunden ist, und zwar über einen ersten Inverter 16, der aus CMOS-Transistoren M24 und M25 besteht und eine Hochziehlast (pull-up load) R besitzt.

Nimmt das Signal DB den Vss-Pegel ein, um die Daten auf "Low" zu ziehen, so nimmt der Ausgangspegel des ersten NAND-Gatters 12 ebenfalls den Pegel Vss ein, was zum Einschalten des PMOS-Transistors M24 führt. Zu dieser Zeit wird die Stromänderung di/dt des NMOS-Herabzieh-Transistors M8 der Ausgangs­ treiberstufe 10 dadurch unterbunden, daß die an das Gate des NMOS-Herab­ zieh-Transistors M8 angelegte Spannung langsam auf den Pegel Vcc angehoben wird, und zwar über die Hochziehlast R. Dadurch läßt sich das Rauschen beim logisch niedrigen Pegel, das durch Unterschwingen an der abfallenden Flanke der Ausgangsdaten erzeugt wird, reduzieren.

Der andere Eingang der jeweiligen NAND-Gatter 13 und 14 wird jeweils mit dem nichtinvertierten Ausgang Q von der Halteschaltung 11 versorgt. Der Ausgang des NAND-Gatters 13 ist über einen zweiten Inverter 17 mit der Ausgangstrei­ berstufe 10 verbunden, während der Ausgang des NAND-Gatters 14 mit der se­ lektiven Bootstrap-Schaltung 15 verbunden ist.

Die selektive Bootstrap-Schaltung 15 enthält einen Konstantspannungsgene­ rator 20, einen Komparator 21, eine selektive Bootstrap-Last 22 sowie einen Treibertransistor M10. Der Konstantspannungsgenerator 20 liefert immer eine konstante Spannung Vcon zum Komparator 21, unabhängig von Schwankun­ gen in der Versorgungsspannung Vcc. Der Komparator 21 vergleicht die Kon­ stantspannung Vcon mit der Versorgungsspannung Vcc und liefert ein hohes lo­ gisches Signal bei höherer Versorgungsspannung Vcc und ein niedriges logi­ sches Signal bei niedrigerer Versorgungsspannung Vcc. Um Daten mit hohem Pegel auszugeben, kombiniert die selektive Bootstrap-Last 22 die Ausgangs­ signale vom Komparator 21 und vom dritten NAND-Gatter 14, um selektiv eine Bootstrap-Wirkung in Übereinstimmung mit der Versorgungsspannung Vcc herbeizuführen. Das bedeutet, daß bei schwachen Vcc-Zuständen der durch die selektive Bootstrap-Last 22 gelieferte Ausgang gleich der Bootstrap-Versor­ gungsspannung (angehobene Spannung Vcc) ist, während für starke Vcc-Signa­ le der Ausgang Vcc ist. Der Treibertransistor M10 ist ein sourcegeerdeter NMOS- Transistor, dessen Gate über den Ausgang vom zweiten NAND-Gatter 13 getrie­ ben wird. Die selektive Bootstrap-Last 22 ist schaltungsmäßig zwischen dem Drainanschluß des Treibertransistors M10 und der ersten Spannungsversor­ gungsleitung 1 angeordnet.

Für Ausgangsdaten mit niedrigem Pegel wird also der Treibertransistor M10 ein­ geschaltet, der seinerseits den Ausgang der selektiven Bootstrap-Schaltung auf "Low" zieht. Liegen die Ausgangsdaten auf hohem Pegel "High", wenn der Treibertransistor M10 ausgeschaltet ist, so bildet die Spannung, die durch die selektive Bootstrap-Last 22 geliefert wird, den Ausgang der selektiven Boot­ strap-Schaltung 15 und wird zum Gate des Hochzieh-Transistors M9 der Aus­ gangstreiberstufe 10 Übertragen. Der Hochzieh-Transistor M9 wird daher hin­ reichend stark durch eine hohe Spannung oberhalb von Vcc angesteuert, und zwar bei niedrigem Vcc, sowie durch die Spannung Vcc, wenn die Spannung Vcc selbst hoch ist.

Demzufolge wird für logisch hohe Daten ein Paar von Hochzieh-Transistoren M7 und M9 der Ausgangstreiberstufe 10 eingeschaltet, um den Pegel des Datenaus­ gangs DOUT auf die Versorgungsspannung Vcc anzuheben. Wird zu dieser Zeit die Versorgungsspannung Vcc als hohe Spannung Vcc geliefert, so wird der Hochziehtransistor M9 auf Vcc gehalten, um eine Übersteuerung zu verhindern.

Die selektive Bootstrap-Last 22 besteht aus einem NMOS-Lasttransistor M12, der schaltungsmäßig direkt zwischen der ersten Stromversorgungsleitung 1 und dem Drainanschluß des Treibertransistors M10 liegt, und zwar über einen Transistor M13, aus einem ersten MOS-Kondensator C1, der zwischen dem Gate des Lasttransistors M12 und dem Ausgang des dritten Gatters 14 liegt, aus ei­ nem NMOS-Vorspanntransistor M11 zur Voraufladung des ersten MOS-Kon­ densators C1 auf eine Spannung Vcc-V_T, aus einem vierten Gatter, z. B. dem NOR-Gatter NOR3, um die Ausgänge von drittem Gatter 14 und Komparator 21 wahlweise miteinander zu kombinieren, um die Bootstrap-Eigenschaft herbei­ zuführen, aus einem zweiten MOS-Kondensator C2, der zwischen dem Ausgang des NOR-Gatters NOR3 und dem Sourceanschluß des Lasttransistors M12 liegt, sowie aus einem PMOS-Schalttransistor M13, der zwischen dem Lasttransistor M12 und dem Treibertransistor M10 angeordnet ist, wobei der Schalttransistor M13 in Übereinstimmung mit dem Ausgangszustand des dritten Gatters 14 ge­ schaltet wird.

Die selektive Bootstrap-Last 22 nimmt ihren Anfangszustand dann ein, wenn der erste Kondensator C1 auf den Pegel Vcc-V_T (V_T ist die Schwellenspannung des NMOS-Transistors M11) und der zweite Kondensator C2 auf den Pegel Vcc-2V_T (die Schwellen von M11 und M12) aufgeladen sind. Sobald der Ausgang des dritten NAND-Gatters 14 auf hohen Pegel geht, empfängt das Gate des Last­ transistors M12 eine Spannung, die auf etwa Vcc+2V_T angehoben ist, so daß dementsprechend der Drainanschluß des Lasttransistors M12 mit einer Span­ nung beaufschlagt wird, die bei etwa Vcc liegt. Da der Ausgang des NOR-Gatters NOR3 hoch ist, wenn Vcc ein wenig niedrig liegt, wird die Spannung am Drain­ anschluß des Lasttransistors M12 auf etwa Vcc+V_T verstärkt bzw. angehoben, und zwar über die ursprüngliche Ladespannung des zweiten Kondensators C2 hinaus.

Entsprechend der Fig. 5 enthält der Konstantspannungsgenerator 20 nach der vorliegenden Erfindung einen Oszillator 30 zur Erzeugung eines Wechsel­ stroms, eine Ladepumpe 31 zum Pumpen der Ladung von der ersten Stromver­ sorgungsleitung bei vorbestimmter Pumprate in Antwort auf das Wechselstrom­ signal, einen Ladekondensator 32 zur Speicherung elektrischer Ladungen, die durch die Ladepumpe 31 gepumpt worden sind, sowie einen Spannungsbegren­ zer 33 zur Begrenzung der Spannung über den Kondensator 32 auf einen vorbe­ stimmten Pegel sowie zur Ausgabe einer Konstantspannung. Der Konstant­ spannungsgenerator ist bereits Gegenstand der am 26. April 1990 eingereich­ ten koreanischen Patentanmeldung Nr. 90-5890 der Anmelderin der vorliegen­ den Erfindung. Der Konstantspannungsgenerator 20 erzeugt dauernd eine Kon­ stantspannung Vcon, unabhängig von Schwankungen der Versorgungsspan­ nung Vcc.

Die Fig. 6 zeigt ein Ausführungsbeispiel des Komparators 21. Dieser Komparator 21 enthält einen PMOS-Transistor M14, des­ sen Gate eine konstante Ausgangsspannung Vcon vom Konstantspannungsge­ nerator 20 empfängt und dessen Sourceanschluß mit der Versorgungsspan­ nung Vcc beaufschlagt wird. Ferner enthält der Komparator 21 einen NMOS- Transistor M15 mit geerdetem Sourceanschluß, dessen Gate mit einem exter­ nen Enable-Signal EN belieferbar ist und dessen Drainanschluß mit dem Drain­ anschluß des PMOS-Transistors M14 verbunden ist. Darüber hinaus ist der Drainanschluß des NMOS-Transistors M15 mit einem CMOS-Pufferspeicher 34 verbunden, der aus zwei in Reihe geschalteten Invertern INV1 und INV2 zur ge­ pufferten Speicherung der gemeinsamen Drainspannung der beiden Transisto­ ren M14 und M15 besteht und an seinem Ausgang das Signal Vcom ausgibt. Zum Komparator 21 gehört ferner ein NMOS-Transistor M16 mit geerdetem Sourceanschluß, dessen Gate mit der Verbindungsleitung zwischen den beiden Invertern INV1 und INV2 verbunden ist und dessen Drainanschluß mit den Drainanschlüssen der beiden Transistoren M14 und M15 verbunden ist. Ist demzufolge Vcc größer als Vcon+VTP, so wird der PMOS-Transistor M14 einge­ schaltet, was zur Folge hat, daß der Ausgang Vcom hochgeht. Ist umgekehrt Vcc kleiner als Vcon+VTP, so ist der PMOS-Transistor M14 ausgeschaltet, mit der Folge, daß das Ausgangssignal Vcom auf "Low" geht. Wird der Ausgang des Kom­ parators nicht benötigt, so kann das externe Enable-Signal EN auf "Low" gesetzt werden, wodurch sich Leistung einsparen läßt. Der NMOS-Transistor M16 hält dann die Ausgangsspannung Vcom auf einem niedrigen logischen Pegel.

In der Fig. 7 ist ein anderes Ausführungsbeispiel des Komparators im einzelnen dargestellt. Dieser Komparator enthält NMOS-Transisto­ ren M17 und M18 zur Erzeugung einer Vergleichsspannung Vcc-V_T in Antwort auf ein externes Enable-Signal EN, einen NMOS-Differentialverstärker aus NMOS-Transistoren M19, M20 und M21 sowie PMOS-Transistoren M22 und M23 zum Vergleich der Vergleichsspannung mit der Konstantspannung Vcon vom Konstantspannungsgenerator in Antwort auf das externe Enable-Signal EN. Darüber hinaus gehört zum Komparator ein CMOS-Pufferspeicher 35 aus zwei hintereinandergeschalteten Invertern INV3 und INV4 zur gepufferten Spei­ cherung des Ausgangs des MOS-Differentialverstärkers sowie zur Ausgabe die­ ses Ausgangs Vcom. Der Ausgang Vcom des Komparators nimmt somit einen ho­ hen logischen Zustand ein, wenn Vcc-VTN größer ist als Vcon, und einen niedri­ gen logischen Zustand, wenn Vcc-VTN kleiner als Vcon ist.

Wie oben beschrieben, wird nach der Erfindung dann, wenn Daten mit hohem Pegel ausgegeben werden sollen, der verstärkte Spannungspegel in Abhängig­ keit der Schwankungen der Versorgungsspannung verändert, was zu einer Ver­ besserung der Betriebsgeschwindigkeit und des Zustands der auf hohem logi­ schem Pegel liegenden Daten führt.

Auch durch Übersteuern erzeugtes Rauschen läßt sich reduzieren, indem ex­ zessives Bootstrap-Verhalten bei hohen Vcc-Pegeln verhindert wird. Darüber hinaus läßt sich ebenfalls die Änderung des Stroms nach der Zeit (di/dt) an der fallenden Flanke des Ausgangssignals reduzieren, und zwar durch langsames Ingangbringen des Einschaltbetriebs des Herabzieh-(pull-down)-Transistors. Auf diese Weise läßt sich durch Unterschwingung erzeugtes Rauschen vermei­ den.

Claims (9)

1. Datenausgabe-Pufferspeicher mit

• - einer Ausgangstreiberstufe (10) mit einem Paar von Hochzieh-Transistoren (M7, M9), die parallel zueinander geschaltet sind, sowie mit einem Herabzieh- Transistor (M8) und
• - einer Halteschaltung (11) zum Halten eines Paares von komplementären Signalen (DB, ), gekennzeichnet durch:
• - ein zweites Gatter (13) zur torgesteuerten Weiterleitung eines nichtinvertier­ ten Ausgangssignals (Q) der Halteschaltung (11) in Übereinstimmung mit ei­ nem externen Ausgangs-Enable-Signal (OE), wobei das torgesteuerte Aus­ gangssignal zum Gateanschluß des einen (M7) der Hochzieh-Transistoren (M7, M9) der Ausgangstreiberstufe (10) geliefert wird,
• - ein drittes Gatter (14) zur torgesteuerten Weiterleitung des nichtinvertier­ ten Ausgangssignals (Q) der Halteschaltung (11) in Übereinstimmung mit dem externen Ausgangs-Enable-Signal (OE), und
• - eine selektive Bootstrap-Schaltung (15), die den anderen Hochzieh-Transis­ tor (M9) der Ausgangstreiberstufe (10) in Übereinstimmung mit den Aus­ gangssignalen vom zweiten und dritten Gatter (13, 14) auf eine externe Ver­ sorgungsspannung (Vcc) treibt, wenn die externe Versorgungsspannung hö­ her ist als eine eingestellte Spannung, sowie auf eine gegenüber der externen Versorgungsspannung erhöhte Spannung bringt, wenn die externe Versorgungsspannung niedriger ist als die einge­ gestellte Spannung.

2. Datenausgabe-Pufferspeicher nach Anspruch 1, dadurch gekennzeich­ net, daß die selektive Bootstrap-Schaltung (15) folgendes enthält:

• - einen Konstantspannungsgenerator (20) zur Erzeugung einer vorbestimmten konstanten Spannung (Vcon),
• - einen Komparator (21) zum Vergleichen der konstanten Spannung (Vcon) vom Konstantspannungsgenerator (20) mit der externen Versorgungsspannung (Vcc),
• - eine selektive Bootstrap-Last (22) zur selektiven Lieferung der externen Ver­ sorgungsspannung oder der erhöhten Spannung für Niedrigpegel- bzw. lo­ gisch Hoch-Ausgänge des dritten Gatters (14) in Übereinstimmung mit dem Ausgangszustand des Komparators (21) und
• - einen Treibertransistor (M10) zum Treiben der selektiven Bootstrap-Last (22) in Übereinstimmung mit dem Ausgangszustand des zweiten Gatters (13).

3. Datenausgabe-Pufferspeicher nach Anspruch 2, dadurch gekennzeich­ net, daß die selektive Bootstrap-Last (22) folgendes enthält:

• - einen mit dem Treibertransistor (M10) verbundenen Lasttransistor (M12),
• - einen ersten Kondensator (C1), der zwischen dem Gateanschluß des Last­ transistors (M12) und dem Ausgang des dritten Gatters (14) liegt,
• - einen Vorspanntransistor (M11) zum Voraufladen des ersten Kondensators (C1),
• - ein viertes Gatter (NOR3) zum Kombinieren der Ausgänge des dritten Gatters (14) und des Komparators (21), um ein Bootstrap-Verhalten zu wählen,
• - einen zweiten Kondensator (C2), der zwischen dem Ausgangsanschluß des vierten Gatters (NOR3) und dem Sourceanschluß des Lasttransistors (M12) liegt, und
• - einen Schalttransistor (M13), der zwischen dem Lasttransistor (M12) und dem Treibertransistor (M10) liegt und in Übereinstimmung mit dem Ausgangszu­ stand des dritten Gatters (14) geschaltet wird.

4. Datenausgabe-Pufferspeicher nach Anspruch 2, dadurch gekennzeich­ net, daß der Komparator (21) folgendes enthält:

• - einen PMOS-Transistor (M14), dessen Gate eine konstante Ausgangsspan­ nung (Vcon) vom Konstantspannungsgenerator (20) empfängt und dessen Sourceanschluß mit der externen Versorgungsspannung (Vcc) versorgbar ist,
• - einen NMOS-Transistor (M15) mit geerdetem Sourceanschluß, dessen Gate mit einem externen Enable-Signal (EN) versorgbar ist und dessen Drainan­ schluß mit dem Drainanschluß des PMOS-Transistors (M14) verbunden ist,
• - einen CMOS-Pufferspeicher (34) aus zwei Invertern (INV1, INV2) zur Puffer­ speicherung der gemeinsamen Drainspannung der beiden Transistoren (M14, M15) sowie zur Lieferung des Ausgangssignals (Vcom) des Komparators (21), und
• - einen weiteren NMOS-Transistor (M16) mit geerdetem Sourceanschluß, dessen Gate mit der Verbindungsleitung zwischen den beiden Invertern (INV1, INV2) und dessen Drainanschluß mit dem Drainanschluß des PMOS-Transistors (M14) verbunden sind.

15. Datenausgabe-Pufferspeicher nach Anspruch 2, dadurch gekennzeich­ net, daß der Komparator (21) folgendes enthält:

• - Mittel zum Erzeugen eines ersten Vergleichsignals durch Subtrahieren einer Schwellenspannung (VTN) eines MOS-Transistors von der externen Versor­ gungsspannung (Vcc) mit Hilfe eines externen Enable-Signals (EN),
• - einen MOS-Differentialverstärker (M19, M20, M21, M22, M23) zum Verglei­ chen des ersten Vergleichsignals mit der vorbestimmten Konstantspannung (Vcon) vom Konstantspannungsgenerator (20) in Antwort auf ein externes Enable-Signal (EN) und
• - einen CMOS-Pufferspeicher (35) aus zwei Invertern (INV3, INV4) zur Puffer­ speicherung des Ausgangssignals des MOS-Differentialverstärkers sowie zur Lieferung des Ausgangssignals (Vcom) des Komparators (21).

6. Datenausgabe-Pufferspeicher nach Anspruch 2, dadurch gekennzeich­ net, daß der Konstantspannungsgenerator (20) folgendes enthält:

• - einen Oszillator (30) zum Erzeugen eines Wechselstromsignals,
• - eine Ladungspumpe (31) zum Pumpen elektrischer Ladungen von einer ersten Spannungsversorgungsleitung (1) mit vorbestimmter Pumprate in Antwort auf das Wechselstromsignal,
• - einen Ladekondensator (32) zum Speichern elektrischer Ladungen, die durch die Ladungspumpe (31) gepumpt worden sind, und
• - einen Spannungsbegrenzer (33) zur Begrenzung der Spannung über dem Kon­ densator (32) auf einen vorbestimmten Pegel sowie zur Lieferung einer Kon­ stantspannung (Vcc).

7. Datenausgabe-Pufferspeicher nach einem der Ansprüche 1 bis 6, gekenn­ zeichnet durch ein erstes Gatter (12) zur torgesteuerten Weiterleitung eines in­ vertierten Ausgangssignals () der Halteschaltung (11) in Übereinstimmung mit dem externen Ausgangs-Enable-Signal (OE), wobei das torgesteuerte Aus­ gangssignal über einen ersten Inverter (16) zum Gateanschluß des Herabzieh- Transistors (M8) der Ausgangstreiberstufe (10) lieferbar ist.

8. Datenausgabe-Pufferspeicher nach Anspruch 7, dadurch gekennzeich­ net, daß der erste Inverter (16) aus einer CMOS-Inverterschaltung (M24, M25) besteht, die eine Hochziehlast (R) aufweist.

9. Datenausgabe-Pufferspeicher nach einem der Ansprüche 1 bis 8, gekenn­ zeichnet durch einen zweiten Inverter (17) zwischen dem Ausgang des zweiten Gatters (13) und dem Gateanschluß des einen Hochzieh-Transistors (M7).