DE4009974C2 - Halbleiteranordnung - Google Patents
HalbleiteranordnungInfo
- Publication number
- DE4009974C2 DE4009974C2 DE4009974A DE4009974A DE4009974C2 DE 4009974 C2 DE4009974 C2 DE 4009974C2 DE 4009974 A DE4009974 A DE 4009974A DE 4009974 A DE4009974 A DE 4009974A DE 4009974 C2 DE4009974 C2 DE 4009974C2
- Authority
- DE
- Germany
- Prior art keywords
- metal plate
- semiconductor
- component according
- chip
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
- H01L23/4334—Auxiliary members in encapsulations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
- H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
Die Erfindung betrifft ein Halbleiterbauelement, mit einem
Halbleiterchip auf einem Substrat, wobei der Halbleiterchip
auf einem Chiphalter angeordnet und auf der Oberseite des
Chiphalters von einem Formharz dicht umschlossen ist.
Fig. 6 zeigt eine Schnittansicht eines herkömmlichen diskre
ten Halbleiterbauelementes unter Verwendung eines Leistungs-
MOSFET. Fig. 7 zeigt eine Draufsicht auf das Halbleiterbau
element gemäß Fig. 6 vor dem Eingießen in Harz. Das darge
stellte Halbleiterbauelement weist einen Halbleiterchip 1
auf, der auf einem Chiphalter 5 montiert ist, der aus einer
Metallplatte besteht. Auf der unteren Oberfläche des Halblei
terchips 1, der mit dem Chiphalter 5 verbunden ist, ist eine
nicht dargestellte Drainelektrode ausgebildet, die mit dem
Chiphalter 5 elektrisch verbunden ist.
Auf der oberen Oberfläche des Halbleiterchips 1 sind eine
Gateelektrode 3 und eine Sourceelektrode 4 ausgebildet, die
jeweils über Drähte 2 mit einer Gateelektrodenleitung 7 bzw.
einer Sourceelektrodenleitung 8 verbunden sind. Die Gateelek
troden
leitung 7 und die Sourceelektrodenleitung 8 sind von dem Chip
halter 5 getrennt und elektrisch gegeneinander isoliert.
Der Chiphalter 5 weist eine Drainelektrodenleitung 9 auf, die
integral mit ihm ausgebildet ist. Der Halbleiterchip 1, die
Drähte 2 und Teile der Leitungen 7 bis 9 sind mit einem Form
harz 6 dicht eingegossen. Zur Erhöhung der Wärmeabstrahlungs
eigenschaft des diskreten Bauelements ist das Formharz 6 nur auf
der Oberseite des Chiphalters 5 vorgesehen, während seine Un
terseite nach außen hin freiliegt.
Bei Verwendung dieses diskreten Bauelements wird eine Spannung
von einigen 10 Volt bis zu einigen hundert Volt an den Bereich
zwischen der Sourceelektrode 4 und der Drainelektrode des Halb
leiterchips 1 über die Sourceelektrodenleitung 8 und die Drain
elektrodenleitung 9 angelegt. Solange keine Spannung an die
Gateelektrode 3 angelegt wird, bleibt das diskrete Bauelement
im AUS-Zustand, wobei die Spannung zwischen den Source- und
Dreinelektroden bleibt.
Wenn eine Spannung von einigen Volt an die Gateelektrode 3 an
gelegt wird, so wird das diskrete Bauelement in den EIN-Zu
stand umgeschaltet. Es fließt dann ein Strom zwischen der
Sourceelektrode 4 und der Drainelektrode in einer Richtung
senkrecht zu den oberen und unteren Oberflächen dieses diskre
ten Bauelements.
Allgemein gesagt, es zieht sich das Formharz 6 zusammen, wenn es
sich abkühlt oder gekühlt wird, so daß bei Raumtemperatur eine
Kontraktionskraft F6 gemäß Fig. 8 auf das Formharz 6 wirkt. Wie
oben erläutert, ist dieses Formharz 6 nur auf der Oberseite des
Chiphalters 5 vorgesehen, so daß die Kontraktionskraft F6 eine
Spannung F5 erzeugt, die in der Weise auf den Chiphalter 5
wirkt, daß er verwunden oder verbogen wird.
Die Unterseite des Chiphalters 5, der nicht mit Formharz 6 ver
sehen ist, wird dann konvex werden. Infolgedessen wirkt eine
Spannung F1 auf den auf dem Chiphalter 5 montierten Halblei
terchip 1 in der Weise, um ihn zu kontrahieren. Der EIN-Wider
stand des Halbleiterchips 1 wird dann aufgrund des so erhalte
nen Piezo-Widerstandseffektes reduziert, so daß die elektri
schen Eigenschaften der diskreten Einrichtung verbessert wer
den. Mit EIN-Widerstand ist hier der Betriebswider
stand im durchgeschalteten Zustand des Halb
leiterchips 1 bezeichnet.
Wenn jedoch das Formharz 6 sich aufgrund eines Temperaturan
stiegs ausdehnt, wird die Spannung F1, die auf den Halbleiter
chip 1 gewirkt hat, sich beruhigen oder geringer werden. In
einigen Fällen kann sie beseitigt werden, wie es Fig. 9 zeigt.
Infolgedessen wird der EIN-Widerstand des Halbleiterchips 1
größer als bei Raumtemperatur.
Es wurde ein Experiment unter Verwendung von zwei Typen von
Halbleiterbauelement A und B durchgeführt, um den Einfluß des
Piezo-Widerstandseffektes auf ihren EIN-Widerstand zu untersu
chen. Wie in Fig. 10A dargestellt, wurde ein erster Typ von
Halbleiterbauelement A hergestellt, der einen Halbleiterchip 1
aufwies, der aus Silizium Si bestand und auf einer Kupferle
gierungsplatte 11 montiert war; der Halbleiterchip 1 war mit
einem Formharz 6 dicht eingegossen, das auf der Oberseite der
Kupferlegierungsplatte 11 vorgesehen war.
Andererseits wurde ein zweiter Typ von Halbleiterbauelementen B
gemäß Fig. 10B hergestellt, die einen Halbleiterchip 1 auf
wies, der von der gleichen Bauart war wie bei dem ersten Typ
von Halbleiterbauelement A. Dieser Halbleiterchip 1 wurde auf
einer Kupferplatte 12 montiert, welche mit einer Keramikplatte
13 verbunden war, wobei kein Formharz für den Halbleiterchip 1
aufgebracht wurde.
Das Halbleiterbauelement A hat einen ähnlichen Aufbau wie das
Bauelement gemäß Fig. 6. Dementsprechend wirkt eine Spannung F1
bei Raumtemperatur auf den Halbleiterchip 1, wie es in Fig. 8
dargestellt ist. Im Gegensatz dazu verwendet das andere Halb
leiterbauelement B eine mechanisch feste Keramikplatte 13, auf
der kein Harzformkörper vorgesehen war. Infolgedessen wirkt
praktisch keine Spannung oder Beanspruchung auf den Halblei
terchip 1, in gleicher Weise wie bei dem Halbleiterbauelement
bei hoher Temperatur gemäß Fig. 9.
Die jeweiligen EIN-Widerstand/Haltespannungs-Charakteristiken
dieser Halbleiterbauelemente A und B wurden bei Raumtemperatur
gemessen, beispielsweise in einem Zustand, in welchem die Gate-
Source-Spannung VGS = 10 Volt und der Drainstrom ID = 5 Ampere
gewählt waren.
Fig. 11 zeigt die Meßergebnisse. In Fig. 11 bezeichnen die
Symbole "O" und "X" die Halbleiterbauelemente A bzw. B. Wie
sich aus diesen Meßergebnissen entnehmen läßt, war die Redu
zierung des EIN-Widerstandes in dem Halbleiterbauelement A,
deren Halbleiterchip 1 unter der Wirkung der Spannung F1 stand,
um einen Wert von 14% größer beim Vergleich mit dem Halblei
terbauelement B, deren Halbleiterchip 1 nicht unter (mechani
scher) Spannung oder Belastung stand.
Dieses Experiment zeigt, daß ein herkömmliches Halbleiterbauelement
gemäß Fig. 6 einer stärkeren Vergrößerung des EIN-Wi
derstandes bei höheren Temperaturen als Raumtemperaturen un
terliegt. Wie sich aus diesem Experiment ergibt, hängt der
EIN-Widerstand von herkömmlichen Halbleiterbauelementen sehr
stark von der Temperatur ab, was zu einer geringen Zuverläs
sigkeit führt.
Ein Halbleiterbauelement der eingangs genannten Art ist aus
der DE 26 27 895 A1 bekannt, wobei dort angestrebt ist, das
Halbleiterbauelement so auszubilden, daß die durch die im
Halbleiterbauelement aufgrund eines Laststromes entwickelte
Wärme verursachte Scherbeanspruchung des Lötmaterials verrin
gert wird und möglichst keine Rißbildung im Halbleiterbauele
ment auftreten soll, die sonst durch die Wärmedehnung des
Kunstharzes verursacht werden kann. Zu diesem Zweck ist dort
vorgesehen, daß eine Elektrodenunterlage in einer Oberfläche
eine Ausnehmung besitzt, wobei ein Halbleiterbauelement mit
einem Lötmaterial mit dem Boden dieser Ausnehmung verbunden
ist. Das Kunstharz ist dort in der Weise in die Ausnehmung
eingefüllt und eingeformt, daß das Halbleiterelement und zu
mindest ein Teil der Anschlußdrähte, die sich innerhalb der
Ausnehmung befinden, in das Kunstharz eingebettet sind. Auf
diese Weise wird dort eine horizontale Wärmeausdehnung des
Kunstharzes durch eine Seitenwand der Ausnehmung begrenzt.
Weitere Einzelheiten dieser Veröffentlichung betreffen die
speziellen geometrischen Verhältnisse des Halbleiterbauele
mentes. Die Verwendung einer Sandwich-Bauweise eines Chiphal
ters, um Scherbeanspruchungen in dem Formharz zu verhindern
und auf diese Weise thermische Einflüsse auf das Betriebsver
halten zu vermeiden, sind in dieser Veröffentlichung nicht
angesprochen.
In der EP 02 79 601 A2 ist eine elektrische Leiteranordnung
beschrieben, bei der ein laminatförmiges Substrat verwendet
wird, das in Sandwich-Bauweise eine mittlere Keramikschicht
sowie zwei äußere Kupferfolien aufweist, die auf die gegen
überliegenden Hauptflächen aufgebracht sind. Diese beidseitig
aufgebrachten Kupferfolien dienen dazu, eine Überhitzung der
Anordnung im Betrieb zu verhindern und eine gute Wärmeablei
tung zu ermöglichen, beispielsweise durch Anbringen eines
Kühlkörpers auf einer der beiden Metallfolien.
Die Herstellung des laminatförmigen Substrats erfolgt bei der
Anordnung gemäß der EP 02 79 601 A2 in der Weise, daß die
Kupferfolien auf das innere Keramiksubstrat aufgebracht wer
den und die Sandwich-Anordnung auf eine Temperatur von etwa
1 070°C erhitzt wird, woraufhin dafür gesorgt wird, daß sich
die Anordnung wieder abkühlt, wobei eine extrem starke mecha
nische Verbindung der Metallfolien mit der Keramik erfolgt.
Da die Kupferfolien mit unterschiedlicher Dicke gewählt wer
den, ergibt sich dadurch nach dem Abkühlen von oben gesehen
eine gekrümmte konvexe Form des Sandwich-Substrats. Diese
konvexe Form wird dadurch beseitigt, daß man das Substrat an
seinen Randbereichen mit Schrauben an einem Kühlkörper befe
stigt. Aus dieser Druckschrift ist somit eine Sandwich-Bau
weise eines Substrates bekannt, allerdings zu dem Zweck, eine
gute Wärmeableitung von Schaltungskomponenten zu erzielen.
Gekapselte Halbleiterchips sind in dieser Druckschrift nicht
angesprochen.
In der DE 31 44 759 A1 ist eine Bimetallplatte zur Beseiti
gung von Wärmespannungen beschrieben. In die eine Oberfläche
eines Hauptteiles aus nachgiebigem Material wird dort ein
Gitter eingebettet, das den Wärmeausdehnungskoeffizienten des
Materials modifiziert. Dieser Einbau erfolgt beispielsweise
durch kaltes Einpressen des Gitters in die Oberfläche des
Hauptteils. Der Wärmeausdehnungskoeffizient des auf diese
Weise hergestellten Entspannungselementes wird einerseits
durch die Wahl des Materials für das Hauptteil und das Gitter
sowie andererseits durch das Oberflächenverhältnis der Öff
nungen in dem Gitter und die Gesamtfläche der Anordnung be
stimmt. Es werden verschiedene Materialien für die Bimetall
platte angegeben.
Die in der DE 31 44 759 A1 beschriebenen Bimetallplatten kön
nen zwar als Träger für Halbleiterbauelemente verwendet wer
den, jedoch sind dort keine in Formharz gekapselte Halblei
terbauelemente angesprochen. Die Halbleiterbauelemente sind
dort vielmehr in dem Innenraum eines ringförmigen Isolators
angeordnet, der an der Oberseite und der Unterseite mit
Flanschverbindungen dicht verschlossen ist. Die Problematik
von Scherspannungen im Formharz durch thermische Einflüsse
bei solchen Halbleiterbauelementen ist dort nicht diskutiert.
In der EP 01 44 866 A2 ist ein Halbleiterbauelement mit einem
Substrat beschrieben, wobei das Halbleiterbauelement eine
Kupferbasisplatte aufweist, die mit einem Substrat verbunden
ist. Dieses sogenannte CDB-Substrat hat eine Sandwich-Bau
weise mit einer nicht-metallischen Kernplatte, auf die auf
beiden Seiten Kupferfolien direkt aufgebondet sind. Die eine
Kupferfolie ist mit einem Lot mit der Kupferbasisplatte ver
bunden. Auf einem solchen CBD-Substrat ist auf der einen
Oberfläche ein Halbleiterchip vorgesehen, der sich in einem
Gehäuse befindet, welches mit einem Silikongel gefüllt ist.
Die Vermeidung von thermischen Problemen bei Halbleiterchips,
die in einer Kunststoffkapselung untergebracht sind, ist in
dieser Druckschrift nicht erörtert.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbau
element der eingangs genannten Art dahingehend zu verbessern,
daß es unter Vermeidung von unerwünschten Scherbeanspruchun
gen in dem Halbleiterchip einen stabilen und geringen Be
triebswiderstand im durchgeschalteten Zustand über einen
großen Temperaturbereich besitzt.
Die erfindungsgemäße Lösung besteht darin, ein Halbleiterbau
element der eingangs genannten Art so auszubilden, daß der
Chiphalter eine Vielzahl von Platten aufweist, die verschie
dene thermische Ausdehnungskoeffizienten haben und die lami
natförmig miteinander verbunden sind, daß der Chiphalter bei
thermischen Änderungen einen Bimetalleffekt zeigt und daß der
Chiphalter sich bei hoher Temperatur in der Weise verbiegt,
daß seine Unterseite, auf der kein Formharz vorhanden ist,
konvex wird. Mit dem Halbleiterbauelement gemäß der Erfindung
wird die Aufgabe in zufriedenstellender Weise gelöst. Insbe
sondere wird durch die Verwendung der Bimetalleigenschaften
des Chiphalters einem Entspannen des Formharz es bei Tempera
turerhöhungen entgegengewirkt.
Vorteilhafte Weiterbildungen des erfindungsgemäßen Halblei
terbauelementes sind in den Unteransprüchen angegeben.
Die Erfindung wird nachstehend
anhand der Beschreibung von Ausfüh
rungsbeispielen und unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Die Zeichnungen zeigen in
Fig. 1 eine Schnittansicht eines Halbleiterbauelementes gemäß
einer Ausführungsform der Erfindung;
Fig. 2 eine Draufsicht auf das Halbleiterbauelement gemäß Fig.
1 vor dem Einschließen mit Formharz;
Fig. 3
und 4 Schnittansichten zur Erläuterung der Spannungen, die
auf den Halbleiterchip gemäß Fig. 1 bei Raumtempera
tur bzw. hohen Temperaturen einwirken;
Fig. 5 eine perspektivische Darstellung zur Erläuterung des
wesentlichen Bereiches einer anderen Ausführungsform
gemäß der Erfindung;
Fig. 6 eine Schnittansicht eines herkömmlichen Halbleiterbauelementes;
Fig. 7 eine Draufsicht des Halbleiterbauelementes gemäß Fig. 6
vor dem Einschließen mit Formharz;
Fig. 8
und 9 Schnittansichten zur Erläuterung der Spannungen, die
auf den Halbleiterchip gemäß Fig. 6 bei Raumtempera
tur bzw. hohen Temperaturen einwirken;
Fig. 10A und 10B Schnittansichten von Halbleiterbauelementen, die bei
einem Experiment verwendet wurden, um den Einfluß des
Piezo-Widerstandseffektes auf den EIN-Widerstand in
Halbleiterbauelementen zu untersuchen; und in
Fig. 11 ein Diagramm zur Erläuterung der EIN-Widerstand/Halte
spannungs-Charakteristik der Halbleiterbauelementen ge
mäß Fig. 10A und 10B.
Das Halbleiterbauelement gemäß Fig. 1 umfaßt einen flachen Chip
halter 15, an dessen oberer Oberfläche ein Halbleiterchip 1
befestigt ist, beispielsweise durch Löten oder mit einem lei
tenden Klebstoff. Der Chiphalter 15 besteht aus einem Paar von
Metallplatten 15a und 15b, die durch Hartlöten laminatförmig
miteinander verbunden sind und die verschiedene thermische
Ausdehnungskoeffizienten haben.
Die obere Metallplatte 15a, mit der der Halbleiterchip 1 ver
bunden ist, besteht aus einer Eisenlegierung, Wolfram, Molyb
dän oder einer Legierung von diesen usw., während die untere
Metallplatte 15b aus einer Kupferlegierung besteht. Bei dieser
Anordnung von Materialien ist der thermische Ausdehnungskoeffi
zient der oberen Metallplatte 15a kleiner als der der unteren
Metallplatte 15b.
Der Halbleiterchip 1 weist beispielsweise ein Si-Substrat auf.
Auf der oberen Oberfläche des Si-Substrats sind eine Gateelek
trode 3 und eine Sourceelektrode 4 ausgebildet, während auf
seiner unteren Oberfläche eine nicht dargestellte Drainelek
trode vorgesehen ist. Die Drainelektrode ist mit der Metall
platte 15a des Chiphalters 15 verbunden durch ein Lot oder
einen leitfähigen Klebstoff.
Andererseits sind die Gate- und Sourceelektroden 3 und 4 auf
der oberen Oberfläche des Halbleiterchips 1 über entsprechen
de Drähte 2 mit einer Gateelektrodenleitung 7 bzw. einer Source
elektrodenleitung 8 verbunden. Die Gateelektrodenleitung 7 und
die Sourceelektrodenleitung 8 sind vom Chiphalter 15 getrennt
und elektrisch gegeneinander isoliert. Eine Drainelektroden
leitung 9 ist integral mit der oberen Metallplatte 15a des
Chiphalters 15 ausgebildet und steht von diesem parallel zu
der Gateelektrodenleitung 7 und der Sourceelektrodenleitung 8
nach außen vor.
Der Halbleiterchip 1, die Drähte 2 und Teile der Leitungen 7
bis 9 sind mit einem Formharz 6 dicht eingeschlossen. Um die
Wärmeabstrahlungseigenschaft dieser diskreten Einrichtung zu
erhöhen, ist das Formharz 6 nur auf der Oberseite des Chiphal
ters 15 vorgesehen, während die Unterseite des Chiphalters 15
zur Außenseite hin freiliegt.
Nachstehend wird die Wirkungsweise dieses Halbleiterbauelementes
näher beschrieben.
Bei Verwendung dieses diskreten Bauelementes wird eine Spannung
von einigen 10 Volt bis einigen hundert Volt an den Bereich
zwischen der Sourceelektrode 4 und der nicht dargestellten
Drainelektrode des Halbleiterchips 1 angelegt, und zwar durch
die Sourceelektrodenleitung 8 und die Drainelektrodenleitung
9. Solange keine (elektrische) Spannung an der Gateelektrode 3
anliegt, bleibt das diskrete Bauelement in dem AUS-Zustand,
wobei die Spannung zwischen der Sourceelektrode 4 und der
Drainelektrode bleibt.
Wenn eine Spannung von einigen Volt an die Gateelektrode 3 an
gelegt wird, wird das diskrete Bauelement in den EIN-Zustand
umgeschaltet. Es fließt dann ein Strom zwischen der Source
elektrode 4 und der Drainelektrode, und zwar in einer Richtung
senkrecht zu den oberen und unteren Oberflächen dieses diskre
ten Bauelementes.
Wenn nun das Formharz 6, das auf dem Chiphalter 15 als abdich
tendes Material vorgesehen ist, sich zusammenzieht, wenn es
sich abkühlt oder abgekühlt wird, so wirkt bei Raumtemperatur
eine Kontraktionskraft F6 gemäß Fig. 3 auf das Formharz 6. Wie
oben erwähnt, ist dieses Formharz 6 nur auf der Oberseite des
Chiphalters 15 vorgesehen, so daß die Kontraktionskraft F6 eine
Spannung F15 erzeugt, welche auf den Chiphalter 15 in der Wei
se wirkt, daß er verwunden bzw. verbogen wird.
Die Unterseite des Chiphalters 15, die nicht mit Formharz 6
versehen ist, wird dann eine konvexe Gestalt annehmen. Infol
gedessen wirkt eine Spannung F1 auf den Halbleiterchip 1, der
auf den Chiphalter 15 montiert ist in der Weise, daß er zusam
mengezogen wird. Der EIN-Widerstand des Halbleiterchips 1 wird
dann reduziert aufgrund des so erhaltenen Piezo-Widerstandsef
fektes.
Wenn die Temperatur ansteigt, weil das Halbleiterbauelement in
Betrieb ist oder wenn sie in einer Umgebung hoher Temperatur
verwendet wird, dehnt sich das Formharz 6 aus, was zur Folge
hat, daß die Kontraktionskraft F6, die auf das Formharz 6 ge
wirkt hat, gemildert und abgeschwächt wird. Da jedoch der
Aufbau des Chiphalters 15 so ist, daß er zwei Metallplatten
15a und 15b aufweist, welche verschiedene thermische Ausdeh
nungskoeffizienten haben und laminatförmig miteinander verbun
den sind, bewirkt jeder Temperaturanstieg, daß sich der Chip
halter 15 verbiegt, und zwar aufgrund des so erhaltenen Bime
tall-Effektes.
Wie oben erwähnt, ist der thermische Ausdehnungskoeffizient
der oberen Metallplatte 15a kleiner als der der unteren Metall
platte 15b. Somit bewirkt bei hoher Temperatur eine Spannung
F15 beim Chiphalter 15, daß er sich in der Weise verbiegt, daß
seine Unterseite, an der kein Formharz vorgesehen ist, konvex
wird, wie es Fig. 4 zeigt.
Infolgedessen wirkt eine Spannung F1 auf den Halbleiterchip 1,
der auf dem Chiphalter 15 montiert ist, in der Weise, daß er
wie bei Raumtemperatur zusammengezogen oder kontrahiert wird,
und der EIN-Widerstand des Halbleiterchips 1 wird aufgrund des
so erhaltenen Piezo-Widerstandseffektes reduziert.
Somit wirkt bei dieser Konstruktion eine (mechanische) Span
nung auf den Halbleiterchip 1 sowohl bei hoher Temperatur als
auch bei Raumtemperatur, so daß ein Halbleiterelement er
halten wird, das einen geringen EIN-Widerstand über einen gro
ßen Temperaturbereich zeigt.
Die Kupferlegierung, die in der unteren Metallplatte 15b des
Chiphalters 15 verwendet wird, hat eine höhere thermische
Leitfähigkeit als irgendeines der oben erwähnten Metalle, die
für die obere Metallplatte 15a verwendet werden. Daher ist es
wünschenswert, daß die Dicke der oberen Metallplatte 15a halb
so groß ist wie die Dicke der unteren Metallplatte, oder sogar
noch kleiner, damit die Wärmeabstrahlungseigenschaft des
Bauelementes gesteigert werden kann.
Während bei der oben beschriebenen Ausführungsform dafür ge
sorgt wird, daß die Spannung F1 auf den Halbleiterchip 1 wirkt
durch ein Verbiegen des Chiphalters 15, was bei hoher Tempera
tur erreicht wird, so daß seine Unterseite konvex wird, kann
das Verbiegen auch so erfolgen, daß die Oberseite des Chiphal
ters 15 konvex wird. Das bedeutet, daß der thermische Ausdeh
nungskoeffizient der oberen Metallplatte 15a des Chiphalters
15 so vorgegeben sein kann, daß er größer ist als der der unte
ren Metallplatte 15b.
In diesem Fall wird der Bimetall-Effekt des Chiphalters 15 bei
hoher Temperatur in der Weise wirken, daß die Kontraktions
kraft des Formharzes 6 aufgehoben wird. Wenn jedoch die Druck
spannung aufgrund des Bimetall-Effektes des Chiphalters 15 auf
den Halbleiterchip 1 innerhalb des vorgesehenen Verwendungstem
peraturbereiches des Halbleiterbauelementes wirkt, kann eine Redu
zierung des EIN-Widerstandes erreicht werden.
Anstatt einen Halbleiterchip 1 auf der oberen Metallplatte 15a
des Chiphalters 15 zu montieren, kann der Halbleiterchip 1
auch auf der unteren Metallplatte 15b montiert werden, und
zwar in einer Position innerhalb einer Öffnung 15d, die in
einer oberen Metallplatte 15c vorgesehen ist, wie es Fig. 5
zeigt. Diese Anordnung erleichtert das Austreten von Wärme,
die im Halbleiterchip 1 erzeugt wird, zur Außenseite hin durch
die untere Metallplatte 15b, so daß die Wärmeabstrahlungseigen
schaft des Bauelementes auf diese Weise verbessert werden kann.
Die Erfindung kann Anwendung finden bei den verschiedensten
Arten von Halbleiterbauelementen, einschließlich MOSFETs, SITs,
monopolaren Einrichtungen, Volumeneffekteinrichtungen usw.
Claims (12)
1. Halbleiterbauelement, mit einem Halbleiterchip (1) auf
einem Substrat, wobei der Halbleiterchip (1) auf einem
Chiphalter (15) angeordnet und auf der Oberseite des
Chiphalters (15) von einem Formharz (6) dicht umschlossen
ist,
dadurch gekennzeichnet,
daß der Chiphalter (15) eine Vielzahl von Platten (15a, 15c; 15b) aufweist, die verschiedene thermische Ausdeh nungskoeffizienten haben und die laminatförmig miteinan der verbunden sind,
daß der Chiphalter (15) bei thermischen Änderungen einen Bimetalleffekt zeigt
und daß der Chiphalter (15) sich bei hoher Temperatur in der Weise verbiegt, daß seine Unterseite, auf der kein Formharz (6) vorhanden ist, konvex wird.
daß der Chiphalter (15) eine Vielzahl von Platten (15a, 15c; 15b) aufweist, die verschiedene thermische Ausdeh nungskoeffizienten haben und die laminatförmig miteinan der verbunden sind,
daß der Chiphalter (15) bei thermischen Änderungen einen Bimetalleffekt zeigt
und daß der Chiphalter (15) sich bei hoher Temperatur in der Weise verbiegt, daß seine Unterseite, auf der kein Formharz (6) vorhanden ist, konvex wird.
2. Bauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß das Formharz (6) in seinem Inneren bei Raumtemperatur
eine Kontraktionskraft ausübt.
3. Bauelement nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Vielzahl von Platten (15a, 15c; 15b) eine obere
Metallplatte (15a, 15c) und eine untere Metallplatte
(15b) aufweist.
4. Bauelement nach Anspruch 3,
dadurch gekennzeichnet,
daß der Halbleiterchip (1) auf der ersten Metallplatte
(15a) montiert ist, wobei die obere Metallplatte (15a)
einen thermischen Ausdehnungskoeffizienten hat, der klei
ner ist als der der unteren Metallplatte (15b).
5. Bauelement nach Anspruch 3,
dadurch gekennzeichnet,
daß die obere Metallplatte (15c) eine Öffnung (15d) hat,
wobei der Halbleiterchip (1) auf der unteren Metallplatte
(15b) in einer Position innerhalb der Öffnung (15d) mon
tiert ist.
6. Bauelement nach einem der Ansprüche 3 bis 5,
dadurch gekennzeichnet,
daß die untere Metallplatte (15b) aus einer Kupferlegie
rung besteht.
7. Bauelement nach einem der Ansprüche 3 bis 6,
dadurch gekennzeichnet,
daß die obere Metallplatte (15a, 15c) aus einer Eisenle
gierung, aus Wolfram, aus Molybdän oder aus einer Legie
rung von diesen besteht.
8. Bauelement nach einem der Ansprüche 3 bis 7,
dadurch gekennzeichnet,
daß die Dicke der oberen Metallplatte (15a, 15c) nicht
größer als die der unteren Metallplatte (15b) ist.
9. Bauelement nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet,
daß der Halbleiterchip auf seiner oberen und unteren
Oberfläche eine erste Elektrode (3, 4) bzw. eine zweite
Elektrode aufweist, wobei im
EIN-Zustand des Halbleiterbauelementes ein Strom durch
diese Elektroden fließt.
10. Bauelement nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet,
daß der Chiphalter (15) elektrisch mit der zweiten Elek
trode des Halbleiterchips (1) verbunden ist.
11. Bauelement nach Anspruch 9 oder 10,
gekennzeichnet durch
eine erste Leitung (7, 8), die elektrisch mit der ersten
Elektrode (3, 4) des Halbleiterchips (1) verbunden ist
und die sich mit einem Ende aus dem Formharz (6) nach au
ßen erstreckt.
12. Bauelement nach einem der Ansprüche 9 bis 11,
gekennzeichnet durch
eine zweite Leitung (9), die integral mit dem Chiphalter
(15) ausgebildet ist und deren Ende sich aus dem Formharz
(6) heraus und von dem Chiphalter (15) weg nach außen er
streckt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1076832A JPH0770642B2 (ja) | 1989-03-30 | 1989-03-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4009974A1 DE4009974A1 (de) | 1990-10-04 |
DE4009974C2 true DE4009974C2 (de) | 1995-11-09 |
Family
ID=13616651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4009974A Expired - Fee Related DE4009974C2 (de) | 1989-03-30 | 1990-03-28 | Halbleiteranordnung |
Country Status (3)
Country | Link |
---|---|
US (1) | US4984063A (de) |
JP (1) | JPH0770642B2 (de) |
DE (1) | DE4009974C2 (de) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CH686017A5 (de) * | 1993-04-16 | 1995-11-30 | Microdul Ag | Anordnung mit einem Substrat und mindestens einem Chip. |
US7069087B2 (en) | 2000-02-25 | 2006-06-27 | Oratec Interventions, Inc. | Apparatus and method for accessing and performing a function within an intervertebral disc |
US6075286A (en) * | 1997-06-02 | 2000-06-13 | International Rectifier Corporation | Stress clip design |
KR100615463B1 (ko) * | 2000-02-02 | 2006-08-25 | 삼성전자주식회사 | 반도체 패키지용 과열 보호 소켓 |
US6583505B2 (en) * | 2001-05-04 | 2003-06-24 | Ixys Corporation | Electrically isolated power device package |
JP4248953B2 (ja) * | 2003-06-30 | 2009-04-02 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP2014183128A (ja) * | 2013-03-18 | 2014-09-29 | Fujikura Ltd | 積層構造体および半導体装置 |
JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52172A (en) * | 1975-06-23 | 1977-01-05 | Hitachi Ltd | Semiconductor |
JPS54158171A (en) * | 1978-06-02 | 1979-12-13 | Nec Corp | Resin-sealed type semiconductor device |
JPS5645054A (en) * | 1979-09-21 | 1981-04-24 | Hitachi Ltd | Resin sealing semiconductor device |
JPS5648160A (en) * | 1979-09-28 | 1981-05-01 | Hitachi Ltd | Resin sealed semiconductor device |
JPS56124249A (en) * | 1980-03-05 | 1981-09-29 | Nec Corp | Semiconductor device |
JPS6050354B2 (ja) * | 1980-11-14 | 1985-11-08 | 松下電子工業株式会社 | 樹脂封止型半導体装置 |
US4427993A (en) * | 1980-11-21 | 1984-01-24 | General Electric Company | Thermal stress relieving bimetallic plate |
US4546374A (en) * | 1981-03-23 | 1985-10-08 | Motorola Inc. | Semiconductor device including plateless package |
JPS58101443A (ja) * | 1981-12-11 | 1983-06-16 | Hitachi Ltd | 樹脂封止型半導体装置 |
JPS5999747A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | 半導体装置 |
IT8224533A0 (it) * | 1982-12-01 | 1982-12-01 | Ora Sgs Microelettronica Spa S | Contenitore in metallo e resina ad elevata affidabilita' per dispositivo a semiconduttore. |
JPS59152653A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | レジンパツケ−ジ型半導体装置 |
JPS60113931A (ja) * | 1983-11-25 | 1985-06-20 | Toshiba Corp | 半導体装置 |
JPH065698B2 (ja) * | 1985-02-14 | 1994-01-19 | 日立化成工業株式会社 | 半導体装置 |
JPS61251156A (ja) * | 1985-04-30 | 1986-11-08 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
JPS62194650A (ja) * | 1986-02-20 | 1987-08-27 | Mitsubishi Electric Corp | 半導体装置 |
JPS63192257A (ja) * | 1987-02-04 | 1988-08-09 | Mitsubishi Electric Corp | 半導体装置 |
GB2201123B (en) * | 1987-02-19 | 1990-11-14 | Marconi Electronic Devices | Electrical conductor arrangement |
-
1989
- 1989-03-30 JP JP1076832A patent/JPH0770642B2/ja not_active Expired - Lifetime
- 1989-08-01 US US07/387,762 patent/US4984063A/en not_active Expired - Fee Related
-
1990
- 1990-03-28 DE DE4009974A patent/DE4009974C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0770642B2 (ja) | 1995-07-31 |
US4984063A (en) | 1991-01-08 |
DE4009974A1 (de) | 1990-10-04 |
JPH02257660A (ja) | 1990-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102009011233B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE102011077543B4 (de) | Halbleitervorrichtung | |
DE10310809B4 (de) | Leistungshalbleitereinrichtung | |
DE10066442B4 (de) | Halbleitervorrichtung mit Abstrahlungs-Struktur | |
DE10236455B4 (de) | Halbleiterbauelement mit einem Leistungshalbleiterelement eines Vertikaltyps | |
DE10221891C5 (de) | Leistungshalbleitervorrichtung | |
DE102005050330B4 (de) | Leistungshalbleitervorrichtung und Herstellungsverfahren dafür | |
DE19921109B4 (de) | Elektronikbauteil und Elektronikkomponente mit einem Keramikbauteilelement | |
DE102012224355B4 (de) | Leistungsmodul | |
DE102014212376B4 (de) | Halbleitervorrichtung | |
DE68920469T2 (de) | Elektronische Packung. | |
DE102014109816B4 (de) | Leistungshalbleitermodul und System mit mindestens zwei Leistungshalbleitermodulen | |
EP0237739A2 (de) | Leistungshalbleitermodul und Verfahren zur Herstellung des Moduls | |
DE112015000513T5 (de) | Elektrodenanschluss, Halbleitereinrichtung für elektrische Energie sowie Verfahren zur Herstellung einer Halbleitereinrichtung für elektrische Energie | |
DE10251248A1 (de) | Leistungshalbleitervorrichtung | |
DE112012003296T5 (de) | Halbleitermodul, Halbleitervorrichtung mit dem Halbleitermodul und Verfahren zur Herstellung des Halbleitermoduls | |
DE10054962A1 (de) | Leistungsmodul | |
DE102008008141A1 (de) | Leistungshalbleitermodul und Verfahren zu seiner Herstellung | |
DE10251247A1 (de) | Halbleiterbaugruppe mit Halbleiterchip, gebildet unter Verwendung eines Halbleiters mit breitem Bandabstand als Basismaterial | |
DE69923374T2 (de) | Halbleitervorrichtung | |
EP1318547A1 (de) | Leistungshalbleiter-Modul | |
DE60127053T2 (de) | Halbleiterbauelement mit einer abstrahlenden Platte und Harzwänden | |
DE102014104856A1 (de) | Explosionsgeschütztes Leistungshalbleitermodul | |
DE102019112935A1 (de) | Halbleitermodul | |
EP3823018A1 (de) | Elektronikmodul mit einer pulsierenden heatpipe |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |