CH686017A5 - Anordnung mit einem Substrat und mindestens einem Chip. - Google Patents

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Description

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CH 686 017 A5
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Beschreibung
Die vorliegende Erfindung betrifft eine Anordnung mit einem Substrat und mindestens einem Chip, der in einer Abdeckmasse eingebettet ist.
Zum Schutz gegen mechanische und teilweise klimatische Einflüsse werden oft die auf einem Printsubstrat (COB) oder als Teil einer Dickfilmoder Dünnfilmschaltung auf einem Keramiksubstrat, bei Dünnfilm gegebenenfalls auch auf einem Glassubstrat angeordneten Chips im sogenannten Glob-Top-Verfahren mit einem Tropfen Expoxy oder Silikonmasse abgedeckt. Dabei entsteht ein System mit mindestens drei Materialien mit verschiedenen Ausdehnungskoeffizienten.
Die unterschiedlichen Ausdehnungskoeffizienten führen zu Spannungen und Scherkräften auf Chip und Bonddrähte und gegebenenfalls zu relativen Verschiebungen (Abscherungen), und zwar nicht nur während des Herstellungsprozesses, der eine Abkühlung der Abdeckmasse und ein Auflöten von zusätzlichen Komponenten bedingt, sondern auch später bei wechselnden Umge-bungs- und Operationsstemperaturen des fertigen Moduls.
Derartige Probleme nehmen mit zunehmender Fläche der Chips zu. Speziell problematisch wird es dort, wo mehrere, grosse Chips auf einem Substrat innerhalb einer Multichip-Insel durch den gleichen Glob-Top abgedeckt werden müssen.
Im Fall von Dick- oder Dünnschicht-Keramiksub-straten wird schon durch das Abkühlen eines Epoxy-Glob-Tops eine wesentliche Durchbiegung des Substrats festgestellt, die zu Unterbrüchen in den Leiterbahnen bzw. zu Haarrissen im Substrat und/oder der Abdeckung führen kann.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Anordnung mit einem Substrat und mindestens einem Chip mit verminderten induzierten mechanischen Kräften zu schaffen.
Diese Aufgabe wird erfindungsgemäss durch eine Anordnung nach Anspruch 1 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den weiteren Ansprüchen angegeben.
Die Erfindung wird nachfolgend anhand einer Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung eines Substrats mit einem Chip und einer nach dem Glob-Top-Verfahren hergestellten Abdeckung,
Fig. 2 eine ähnliche Darstellung in einem durch induzierte mechanische Kräfte gebogenen Substrat,
Fig. 3 bis 9 verschiedene mit einem zusätzlichen Deckel versehene Sandwich-Anordnungen nach der Erfindung.
Die in Fig. 1 dargestellte ideale Anordnung nach dem Stand der Technik weist ein Substrat 1, beispielsweise ein Keramik-, Print- oder Glassubstrat auf, auf dem ein durch Bonddrähte 3 mit der Sub-strat-Metallisierung 9 verbundener Silizium-Chip 2 gelötet oder geklebt ist.
Der Chip 2 und die Bonddrähte 3 sind nach dem Glob-Top-Verfahren durch eine Epoxy- oder Silikonmasse 4 abgedeckt. In der idealen Anordnung nach
Fig. 1 werden die induzierten mechanischen Kräfte vernachlässigt.
Fig. 2 zeigt eine ähnliche Anordnung nach dem Stand der Technik wie Fig. 1 ohne die bei der Abkühlung auftretenden Kräfte F, die wegen der verschiedenen Ausdehnungskoeffizienten zwischen dem Substrat 1 und der Abdeckmasse 4 entstehen, zu vernachlässigen.
Die Kräfte F führen zu einer, zur Veranschaulichung des zu schildernden Effekts übetrieben gezeichneten Durchbiegung des Substrats und gegebenenfalls zu Rissen im Substrat selbst und damit in den auf der oberen oder unteren Substratseite aufgebrachten Leiterbahnen und/oder Widerständen und/oder in der Abdeckung und damit zu Bonddraht-Unterbrüchen.
Die in Fig. 3 dargestellte Anordnung nach der vorliegenden Erfindung weist ein Substrat 1 auf, auf dem mehrere Chips 3 unter einer Abdeckmasse 4 aufgebracht sind.
In dieser Anordnung ist zusätzlich ein Deckel 5 aus dem gleichen oder bezüglich Wärmeausdehnung ähnlichen Material und mit einer ähnlichen Dicke wie das Substrat 1 vorgesehen. Durch eine derartige Sandwich-Anordnung können die oben beschriebenen Probleme gänzlich verhindert oder mindestens in erheblichem Masse reduziert werden. Durch den Deckel 5 werden vor allem die Biegekräfte eliminiert, so dass das Substrat flach bleibt.
Versuche mit Keramiksubstraten und Keramikdeckeln nach der Erfindung haben deutlich gezeigt, dass eine solche Anordnung die Durchbiegung des Substrats praktisch vollkommen verhindert, auch wenn der Deckel dünner als das Substrat gewählt wird, was im Interesse einer möglichst geringen totalen Bauhöhe erwünscht sein kann. Im übrigen haben diese Versuche ebenfalls eine gute Temperatur-Wechselfestigkeit gezeigt.
Im Fall eines Keramiksubstrats, das als Basis einer Dickfilmschaltung dient, kann der Deckel ebenfalls aus dem gleichen Keramikmaterial bestehen und gleichzeitig als Substrat für eine weitere Dickfilmschaltung, d.h. als Komponententräger verwendet werden. Die notwendigen elektrischen Verbindungen zwischen dem Basissubstrat und der Dek-kel-Elektronik können über federnde Anschlussbeine sichergestellt werden, die gleichzeitig dafür sorgen, dass der Deckel parallel auf der Abdeckmasse aufsitzt. Eine solche Anordnung ist in Fig. 4 dargestellt, wobei der Deckel 5, diesmal als Hilfssubstrat ausgebildet, wiederum Leiterbahnen und gegebenenfalls Widerstände 6 trägt und mit weiteren, beispielsweise umhüllten, Komponenten 7 bestückt ist.
Eine in Fig. 4 nur schematisch dargestellte An-schluss-Struktur 8 sorgt für die elektrische Verbindung der Leiterbahnebene 6 des Hilfssubstrats mit der Leiterbahnebene 9 des Hauptsubstrats.
Eine andere Variante einer solchen Anordnung ist in Fig. 5 dargestellt, bei der die Verbindung zwischen den beiden Leiterbahnebenen durch eine Leiterbahnfolie 11, beispielsweise aus Polyamid mit Cu-Leiterbahnen, realisiert ist, die auf das Substrat 1 auflaminiert ist und als Träger und Verbindungsebene der Chips dient. Die Verbindung der Leiter5
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bahnebenen 6 und 9 geschieht dadurch, dass sie mit diesen Leiterbahnebenen entweder durch Lötkontakte, beispielsweise mit der Leiterbahn 6, oder durch Wire-bonding, beispielsweise mit der Leiterbahnebene 9 elektrisch verbunden ist, und zwar gemäss Fig. 5 beispielsweise dadurch, dass die elektrischen Verbindungen durch die Leiterbahnfolie unter den Chips durchgeführt werden.
Anstatt eine zweite Elektronik-Trägerebene zu bilden, kann der Deckel 5, wie in Fig. 6 dargestellt, auch als ein zusätzliches Wärmeabieitungs-Element ausgebildet sein, indem er mit Kühllamellen oder einem Kühlkörper 10 versehen ist.
Eine weitere Möglichkeit besteht gemäss Fig. 7 darin, den Deckel 5, z.B. mit einer gitterförmigen oder durchgehenden Metallisierung 13 und gegebenenfalls auch das Substrat mit einer ebensolchen auf seiner oberen oder, wie in Fig. 7 dargestellt, unteren Seite zu versehen, um die Anordnung als Faraday-Käfig auszubilden, so dass elektrische Streufelder bzw. elektromagnetische Interferenzen verhindert werden.
Bei der Anordnung gemäss Fig. 4 ist durch die Anschlussstruktur 8 eine geeignete Distanzierung des Deckels gegeben, die aber eine genügend grosse Federwirkung hat, damit der Deckel durch die Benetzung mit der Abdeckmasse auf dieser «schwimmen» kann.
Die Fig. 8 und 9 zeigen eine andere Möglichkeit, dies zu erreichen, und zwar durch Verwendung eines vorgefertigten Rahmens 14 aus Kautschuk, Silikon oder einem anderen elastischen Material, der als seitliche Begrenzung der Abdeckmasse und als Distanzhalter zwischen dem Substrat 1 und dem Deckel 5 dient. Gezeigt ist der Fall, dass eine, z.B. aus dem Foliensubstrat bestehende Multichip-Insel 11, auf dem die Chips 3 montiert und gebondet sind, ganz vom Rahmen, der z.B. als Toroid-Ring ausgebildet ist, umschlossen ist. Durch eine genaue Dosierung der Abdeckmasse kann sichergestellt werden, dass der Zwischenraum zwischen Substrat und Deckel vollkommen mit dieser Abdeckmasse gefüllt wird. Die elektrische Verbindung zwischen der Multichip-Insel und dem Rest des Substrates kann z.B. gemäss Fig. 8 durch Wire-bonding von der Inselmetallisierung auf die Substratmetallisierung oder gemäss Fig. 9 durch Lötverbindungen zwischen Inselmetallisierung und Substratmetallisierung erfolgen.
Als Beispiele für die verwendeten Materialien und die entsprechenden Wärme-Ausdehnungskoeffizien-ten (in 10~6/°K) seien erwähnt:
für die Abdeckung: Epoxy 20-25 oder Silikon ca
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für den Chip: Silizium 4
für das Substrat: Keramik 6.7 oder Print (FR4) 17-18
Der Deckel 5 kann vorzugsweise platten- oder scheibenförmig ausgebildet sein.
Die Metallisierung 9 (Fig. 1) kann bei Printsubstraten ein Kupferlaminat sein.

Claims (10)

Patentansprüche
1. Anordnung mit einem Substrat und mindestens einem Chip, der in einer Abdeckmasse eingebettet ist, dadurch gekennzeichnet, dass an der freien Oberfläche der Abdeckmasse (4) ein Deckel angeordnet ist, der einen ähnlichen Wärmeausdehnungskoeffizienten wie das Substrat aufweist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Deckel (5) durch eine Verbin-dungs-Struktur (8) mit dem Substrat (1) verbunden ist.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass der Deckel (5) als Hilfssubstrat ausgebildet, mit Leiterbahnen versehen und mit mindestens einer Komponente (7) bestückt ist.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Verbindungs-Struktur (8) zugleich als eine elektrisch leitende Anschluss-Struktur für die mindestens eine Komponente (7) dient.
5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Verbindungs-Struktur mindestens eine Leiterbahnfolie (11) umfasst.
6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, dass die mindestens eine Leiterbahnfolie (11) unter den Chip (3) geführt ist.
7. Anordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass die Verbindungs-Struktur (8) zugleich als Halterung dient, um den Deckel (5) in einem vorbestimmten Abstand parallel zum Substrat (1) zu halten.
8. Anordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Deckel (5) ein Wärmeableitungs-Element (10) trägt.
9. Anordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Deckel (5) eine geerdete Metallisierung (13) aufweist.
10. Anordnung nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, dass die Verbindungs-Struktur durch einen elastischen Ring (14) als Distanzhalter gebildet ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19518027C2 (de) * 1995-05-17 1997-05-15 Lust Hybrid Technik Gmbh Verfahren zur abstandsgenauen Umhüllung mit funktionstragenden Schichten versehener Bauelemente und danach hergestellte Bauelemente
JPH11102985A (ja) 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
DE10230304A1 (de) * 2002-07-05 2004-01-15 Valeo Schalter Und Sensoren Gmbh Verfahren zur Herstellung einer elektronischen Schaltung und elektronische Schaltung
DE102006011753B4 (de) 2006-03-13 2021-01-28 Infineon Technologies Ag Halbleitersensorbauteil, Verfahren zur Herstellung eines Nutzens und Verfahren zur Herstellung von Halbleitersensorbauteilen
DE102008043517B4 (de) 2008-11-06 2022-03-03 Robert Bosch Gmbh Sensormodul und Verfahren zur Herstellung eines Sensormoduls

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02155256A (ja) * 1988-12-08 1990-06-14 Mitsubishi Electric Corp 半導体装置
JPH0770642B2 (ja) * 1989-03-30 1995-07-31 三菱電機株式会社 半導体装置

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