DE3942656C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für einen Alterungstest in einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff nach dem Oberbegriff des Patentanspruches 1 und auf ein Verfahren für einen Alterungstest in einer dynamischen Speichereinrichtung nach dem Oberbegriff des Patentanspruches 17.

Die Fig. 4 stellt ein Blockdiagramm dar, das ein Beispiel eines herkömmlichen dynamischen Speichers mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) zeigt. Bezüglich der Fig. 4 umfaßt dieser DRAM ein Speicherfeld 58, das aus Speicherzellen zum Speichern von Datensignalen besteht, einen Adreßpuffer 54 zum Empfangen von Adreßsignalen zum Auswählen der Speicherzellen, einen Zeilendekoder 55 und einen Spaltendekoder 56 zum Dekodieren des Adreßsignales, und einen Leseverstärker 63, der mit dem Speicherfeld 58 verbunden ist und die in den Speicherzellen gespeicherten Signale liest und verstärkt. Ein Eingangspuffer 59, in den Datensignale Din eingegeben werden, und ein Ausgangspuffer 60, von dem Datensignale Dout ausgegeben werden, sind mit dem Speicherfeld 58 über ein I/O-Gate 57 verbunden.

Der Adreßpuffer 54 ist geschaltet zum Empfangen von externen Adreßsignalen ext. A0 bis A9 oder internen Adreßsignalen Q0 bis Q8, die von einem Refresh-Zähler 53 erzeugt werden. Eine Refresh- Steuerung 52 ist von Taktänderungen der an einen Taktgenerator 51 angelegten RAS- und CAS-Signale abhängig zum Treiben des Refresh- Zählers 53.

Zusätzlich zu den oben genannten Komponenten umfaßt dieser DRAM ferner einen Zellenelektrodenspannungsgenerator 71 zum Erzeugen einer Spannung Vm, die an die Zellenelektrode einer jeden Speicher­ zelle angelegt wird, und einen Umschalter 70, der geschaltet ist zum Empfangen einer Spannung Vm und eines Massepotentiales Vss, und derart angepaßt ist, daß er eine dieser Spannungen als Zellen­ elektrodenspannung Vcp selektiv ausgibt. Der Umschalter 70 arbeitet in Abhängigkeit von einem Steuersignal Φ 1. Das Signal Φ 1 wird von einem Schaltkreis 30 zum Erfassen einer höheren Spannung ausgegeben, falls eine Spannung, die höher ist als die Versorgungsspannung Vcc, an einen der Eingangsanschlüsse angelegt wird. Bei einem anderen Beispiel wird das Signal Φ 1 extern über einen Ersatzanschluß angelegt, ohne den Schaltkreis 30 zum Erfassen einer höheren Spannung zu benutzen. Falls jedoch der DRAM keinen Ersatzanschluß aufweist, kann das Signal Φ 1 nicht direkt angelegt werden, da kein Anschluß für den Alterungsprozeß neu hinzugefügt werden soll. Es ist zu bemerken, daß die Versorgungsspannung Vcc und das Massepoten­ tial Vss an diesen DRAM von außen über Anschlüsse 61 bzw. 62 angelegt werden.

Fig. 5 stellt ein Schaltbild dar, das einen Teil des Speicherzellen­ feldes 58 und den Umschalter 70, wie in Fig. 4 gezeigt, darstellt. Der in Fig. 5 gezeigte Schaltkreis ist in der JP 62-2 52 598 A beschrieben.

Bezüglich der Fig. 5 umfaßt das Speicherfeld 58 eine große Zahl von Speicherzellen 8, die jeweils zwischen eine Bitleitung 1 und eine Wortleitung 2 geschaltet sind. Jede Speicherzelle umfaßt einen NMOS-Transistor 7 zum Schalten und einen Kondensator 5 zum Halten der Datensignalspannung. Die eine Elektrode 5a eines jeden Konden­ sators 5 ist zum Empfangen der Zellenelektrodenspannung Vcp vom Umschalter 70 geschaltet und die andere Elektrode 5b ist mit dem Transistor 7 verbunden. Der Kondensator 5 umfaßt einen Isolator 5c zwischen seinen zwei Elektroden 5a und 5b. Der Transistor 7 ist zwischen die Bitleitung 1 und die andere Elektrode 5b des Konden­ sators geschaltet und sein Gate ist mit der Wortleitung 2 verbunden.

Der Umschalter 70 umfaßt ein Übertragungsgate 13, das zum Empfangen der Spannung Vm vom Zellenelektrodenspannungsgenerator 71, und ein Übertragungsgate 15, das zum Empfangen des Massepotentiales geschal­ tet ist. Das Übertragungsgate 13 umfaßt eine Parallelschaltung eines PMOS-Transistors 12a und eines NMOS-Transistors 12b. In ähnlicher Weise umfaßt das Übertragungsgate 15 eine Parallelschaltung eines PMOS-Transistors 14a und eines NMOS-Transistors 14b. Die Gates der Transistoren 12a und 14a sind zum Empfangen eines Steuersignales und die Gates der Transistoren 12b und 14b sind zum Empfangen eines invertierten Steuersignales Φ 1 geschaltet. Die Steuersignale Φ 1 und werden von einem in Fig. 5 nicht gezeigten Steuerschaltkreis angelegt. Die Spannung Vm besitzt den Wert (Vcc-Vss)/2.

Während des normalen Lese- oder Schreibmodus′ werden 5 Volt Vcc und 0 Volt Vss angelegt. Eine der Wortleitungen 2 wird durch den in Fig. 4 gezeigten Zeilendekoder 55 auf einen hohen Pegel gebracht, so daß der zugeordnete Transistor 7 durchschaltet. Während des Lesemodus′ werden die im Kondensator 5 gespeicherten Ladungen des Datensignales über den Transistor 7 auf die zugeordnete Bitleitung 1 übertragen. Der in Fig. 4 gezeigte Leseverstärker 63 verstärkt eine Kleinspannungsänderung auf der Bitleitung 1. Die verstärkten Signale werden über ein I/O-Gate 57 und den Ausgabepuffer 60 ausgegeben. Während des Schreibmodus werden von außen angelegte Dateneingangs­ signale auf eine ausgewählte der Bitleitungen 1 über den Eingangs­ puffer 59 und ein I/O-Gate 57 angelegt. Die Signalspannung auf der Bitleitung 1 wird auf die Elektrode 5b des Kondensators über den durch den Zeilendekoder 55 durchgeschalteten Transistor 7 übertragen.

Während der oben beschriebenen normalen Auslese- und Schreibmodus′ wird die Spannung Vm = (Vcc-Vss)/2 an die Elektrode 5a des Kondensators 5 als Zellenelektrodenspannung Vcp angelegt. Das bedeutet, daß das Übertragungsgate 13 in Abhängigkeit vom Signal Φ 1 durchschaltet, um die Spannung Vm an die eine Elektrode 5a des Kondensators in einer jeden Speicherzelle 8 zu übertragen.

In der Regel wird ein Alterungstest durchgeführt, bevor der DRAM ausgeliefert wird. Alterungstest bedeutet einen Test, bei dem eine zu testende Einrichtung für eine gewisse Zeit moderat belastet und gehalten wird, bis ihre Eigenschaften sich bei einem konstanten Zustand stabilisiert haben. Beim Alterungstest für DRAMs werden die Isoliereigenschaften des Isolators 5c im Kondensator 5, der in der in Fig. 5 gezeigten Speicherzelle enthalten ist, geprüft.

Die Fig. 6 zeigt ein Zeitdiagramm zur Darstellung der Alterungs­ operation beim in Fig. 5 gezeigten Schaltkreis. Beim Alterungsmodus werden 7 Volt Vcc und 0 Volt Vss angelegt. Bezüglich der Fig. 5 und 6 wird das Übertragungsgate 15 als Reaktion auf ein Signal Φ 1 mit niedrigem Pegel und ein von einem Inverter erzeugtes Signal mit hohem Pegel durchgeschaltet. Damit wird das Massepotential Vss an die Elektrode 5a des Kondensators über das Übertragungsgate 15 als Zellenelektrodenspannung Vcp angelegt. Simultan hierzu wird ein Eingangsdatensignal "1" für die Alterung an den in Fig. 4 gezeigten Eingangspuffer 59 angelegt, um eine ausgewählte Bitleitung auf den Pegel der Versorgungsspannung Vcc zu bringen. Damit wird eine höhere Spannung Vh = Vcc-Vss zwischen den beiden Elektroden 5a und 5b des Kondensators 5 angelegt.

Nachdem die Aufprägung dieser höheren Spannung Vh für eine vorge­ wählte Zeitspanne fortgesetzt worden ist, werden die normalen Schreib- und Leseoperationen des DRAMs ausgeführt. Wenn der Isolator 5c im Kondensator 5 frei von Defekten ist, werden die geschriebenen Datensignale korrekt ausgelesen. Falls umgekehrt der Isolator 5c im Kondensator defekt ist, können keine korrekten Datensignale ausgelesen werden. Die Isolationseigenschaften des Isolators 5c des Kondensators, der in der Speicherzelle enthalten ist, können durch den oben beschriebenen Alterungstest geprüft werden.

Beim oben genannten Beispiel wird das Massepotential Vss als Zellenelektrodenspannung Vcp benutzt. Es kann jedoch auch die Versorgungsspannung Vcc als Zellenelektrodenspannung verwendet werden. In diesem Fall wird jedoch ein Datensignal "0" an den in Fig. 4 gezeigten Eingangspuffer 59 anstelle von "1" angelegt, so daß eine ausgewählte der Bitleitungen 1 auf das Niveau des Massepotentiales Vss gebracht wird. Daher wird eine höhere Spannung mit umgekehrter Polarität -Vh zwischen die Elektroden 5a und 5b des Kondensators 5 angelegt.

Es ist zu bemerken, daß bei diesem DRAM kein Anschluß zum direkten Anlegen der Zellenelektrodenspannung Vcp von außen gebildet ist, wie sich aus dem vorhergehenden ergibt. Der Grund hierfür ist, daß ein zusätzlicher Anschluß geschaffen werden muß zum externen und direkten Anlegen der Spannung Vcp, was nicht besonders günstig ist.

Allgemein ist es zum Prüfen der Isolationseigenschaften eines Isolators erforderlich, Spannungen mit entgegengesetzten Polaritäten anzulegen. Dies ergibt sich aus einer von Y. OHJI et al auf einem "Symposium of International Reliability Physics" des Jahres 1987 publizierten Arbeit mit dem Titel "Reliability of Nano-Meter Thick Multi-Layer Dielectric Films on Poly-Crystalline Silicon". Bei den herkömmlichen DRAMs kann jedoch nur eine höhere Spannung Vh oder -Vh mit einer einzigen Polarität an den Isolator 5c des Kondensa­ tors 5 in der Speicherzelle 8 während des Alterungstests angelegt werden, so daß es nicht möglich ist, einen gesamten Alterungstest für DRAMs durchzuführen.

Die US 45 27 254 mit dem Titel "Dynamic Random Access Memory Having Separated Vdd Pads for Improved Burn-In" von Ryan et al am 2. Juli 1985 weist eine gewisse Einschlägigkeit für die Erfindung auf. In dieser Druckschrift wird eine Spannung, die größer ist als die Versorgungsspannung, an einen DRAM von außen während des Alterungs­ testes angelegt, um die hierfür benötigte Zeit abzukürzen. Es wird jedoch nichts darüber ausgesagt, in welcher Richtung die Spannung angelegt wird.

Die JP 62-2 32 155 A weist ebenfalls eine gewisse Einschlägigkeit für die Erfindung auf. In dieser Druckschrift ist ein Spannungs­ generator zur Erzeugung einer Spannung, die nicht geringer ist als die Versorgungsspannung, im DRAM enthalten, so daß die während des Alterungstestes angelegte Spannung nur in einer einzigen Richtung angelegt wird.

Neben diesen Druckschriften zeigt auch die JP 62-1 92 998 A ein anderes Beispiel, bei dem die Spannung während des Alterungstestes nur in einer einzigen Richtung aufgeprägt wird.

Aufgabe der Erfindung ist es, einen effektiveren Alterungstest in einem DRAM zu ermöglichen, insbesondere soll ein zuverlässigeres Prüfen der Isolationseigenschaften des Isolators, der zwischen den zwei Elektroden des Kondensators einer Speicherzelle in einem DRAM gebildet ist, ermöglicht werden.

Diese Aufgabe wird gelöst durch eine Schaltungsanordnung für einen Alterungstest der eingangs beschriebenen Art, die durch die Merkmale des kennzeichnenden Teiles des Patentanspruches 1 gekennzeichnet ist.

Beim Betrieb werden die erste und die zweite höhere Spannung mit entgegengesetzter Polarität zwischen den zwei Elektroden der Kondensatoreinrichtung in der Speicherzelle in Abhängigkeit von den Auswahlsignalen angelegt. In dieser Weise werden die höheren Spannungen mit entgegengesetzter Polarität abwechselnd an den Isolator im Kondensator angelegt, um einen verbesserten Test der Isolationseigenschaften des Isolators auszuführen.

Weiterhin wird die Aufgabe gelöst durch ein Verfahren für einen Alterungstest mit den Merkmalen des Patentanspruches 17.

Auf diese Weise können die Isolationseigenschaften des zwischen den zwei Elektroden geschaffenen Isolators des Kondensators in der Speicherzelle zuverlässiger geprüft werden.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1A ein Schaltbild, das einen Teil eines in Fig. 2 gezeigten DRAMs darstellt;

Fig. 1B ein Zeitdiagramm zur Darstellung der Alterungsoperation im in Fig. 1A gezeigten Schaltkreis;

Fig. 2 ein Blockdiagramm eines DRAMs;

Fig. 3 ein Schaltbild eines Beispieles eines in Fig. 2 gezeigten Sensors für eine höhere Spannung;

Fig. 4 ein Blockdiagramm, das ein Beispiel eines herkömmlichen DRAMs zeigt;

Fig. 5 ein Schaltbild eines Teiles eines in Fig. 4 gezeigten Speicherfeldes und einen Umschalter; und

Fig. 6 ein Zeitdiagramm zur Darstellung der Alterungsoperation im in Fig. 5 gezeigten Schaltkreis.

Bezüglich der Fig. 2 unterscheidet sich der darin gezeigte DRAM von dem in Fig. 4 gezeigten durch die folgenden Punkte. Der in Fig. 2 gezeigte DRAM umfaßt einen verbesserten Umschalter 80, der zum Empfangen der Versorgungsspannung Vcc, des Massepotentiales Vss und der Spannung Vm von einem Zellenelektrodenspannungsgenerator 71 geschaltet ist, und Sensoren 30 und 40 für höhere Spannungen, die mit Adreßeingangsanschlüssen 65 bzw. 64 verbunden sind. Diese zwei Sensoren für höhere Spannung 30 und 40 geben Schaltsteuer­ signale Φ 1 bzw. Φ 2 ab. Der Umschalter 80 ist zum Empfangen der Signale Φ 1 und Φ 2 geschaltet. Da die Schaltung ansonsten mit der­ jenigen des in Fig. 4 gezeigten DRAMs übereinstimmt, wird die entsprechende Beschreibung zur Vereinfachung weggelassen.

Die Fig. 1A stellt ein Schaltbild eines Teiles des in Fig. 2 gezeigten Speicherfeldes 58 und eines verbesserten Umschalters 80 dar. Bezüglich der Fig. 1A umfaßt der Umschalter 80 zusätzlich zum herkömmlichen Umschalter 70 einen anderen Umschalter 73. Der Umschalter 73 umfaßt ein Übertragungsgate 22 zur Schaltsteuerung der Versorgungsspannung Vcc und ein Übertragungsgate 24 zur Schalt­ steuerung des Massepotentiales Vss. Das Übertragungsgate 22 umfaßt eine Parallelschaltung der Leitfähigkeitspfade eines PMOS-Transi­ stors 21a und eines NMOS-Transistors 21b. Das Übertragungsgate 24 umfaßt einen PMOS-Transistor 23a und einen NMOS-Transistor 23b. Jeder der Transistoren 21a und 23b ist zum Empfangen eines Signales Φ 2 vom in Fig. 2 gezeigten Sensor für höhere Spannung 40 geschaltet. Die Gates der Transistoren 21b und 23a sind zum Empfangen eines invertierten Signales vom Sensor für höhere Spannung 40 geschaltet. Es ist zu bemerken, daß die Übertragungsgates 13 und 15 im Umschalter 70 von einem Schaltsteuersignal Φ 1 des in Fig. 2 gezeigten Sensors für höhere Spannung 30 gesteuert werden.

Die Fig. 1B zeigt ein Zeitdiagramm zur Darstellung der Alterungs­ operation im in Fig. 1A gezeigten Schaltkreis. Der Betrieb des Systems wird nun mit Bezugnahme auf die Fig. 1A und 1B beschrieben.

Während des normalen Lese- oder Schreibmodus′ werden 5 Volt Vcc und 0 Volt Vss angelegt. Ansonsten wird keine höhere Spannung an den in Fig. 2 gezeigten Anschluß 65 von außen angelegt und der Sensor für höhere Spannung 30 gibt ein Schaltsignal Φ 1 mit hohem Pegel ab. Das Übertragungsgate 13 schaltet als Reaktion auf dieses Signal Φ 1 durch, während das Übertragungsgate 15 sperrt. Damit wird die Spannung Vm = (Vcc-Vss)/2 an die Elektrode 5a des Kondensators 5 in einer Speicherzelle 8 als Zellenelektrodenspannung Vcp angelegt.

Während des Alterungsmodus′ werden zum Beispiel 7 Volt Vcc und 0 Volt Vss angelegt. Ein höhere Spannung wird an den in Fig. 2 gezeigten Anschluß 65 angelegt. Es wird zum Beispiel eine Spannung von 9 Volt als höhere Spannung an den Anschluß 65 von außen angelegt. Der Erfassungspegel des Detektors für höhere Spannung 30 wird vorher auf ungefähr 8,5 Volt festgelegt. Der Sensor für höhere Spannung 30 ist von dieser höheren Spannung abhängig zum Ausgeben eines Signales Φ 1 mit niedrigem Pegel, so daß das Übertragungsgate 15 durchschaltet.

Während der ersten Hälfte der Alterungsperiode T 1, wird die höhere Spannung (9 Volt) zusätzlich an einen in Fig. 2 gezeigten Anschluß 64 angelegt. Der Sensor für höhere Spannung 40 ist von dieser Spannung abhängig zum Ausgeben eines Signales Φ 2 mit niedrigem Pegel. Das Übertragungsgate 22 wird in Abhängigkeit von diesem Signal durchgeschaltet. Damit wird die Versorgungsspannung Vcc an die Elektrode 5a des Kondensators 5 in der Speicherzelle 8 über die Übertragungsgates 22 und 15 angelegt. Gleichzeitig wird ein Ein­ gangsdatensignal "0" an den in Fig. 2 gezeigten Eingangspuffer 59 angelegt, so daß die Bitleitung 1 auf das Massepotential gebracht wird. Der Transistor 7 in der Speicherzelle 8 wird als Reaktion auf das Signal des Zeilendekoders 55 durchgeschaltet, so daß die Elektrode 5b des Kondensators 5 auf das Massepotential gebracht wird.

Während der zweiten oder späteren Hälfte der Alterungsperiode T 2 wird keine höhere Spannung an in Fig. 2 gezeigten Anschluß 64 angelegt. Der Sensor für höhere Spannung 40 gibt daher ein Signal Φ 2 mit hohem Pegel ab, so daß das Übertragungsgate 22 sperrt, während das Übertragungsgate 24 durchschaltet. Damit wird das Massepotential Vss an die Elektrode 5a des Kondensators in der Speicherzelle 8 über die Übertragungsgates 24 und 15 angelegt. Gleichzeitig wird ein Eingangsdatensignal "1" an den in Fig. 2 gezeigten Eingangspuffer 59 angelegt, so daß die Bitleitung 1 auf das Potential der Versorgungsspannung Vcc gebracht wird. Der Transistor 7 in der Speicherzelle 8 wird als Reaktion auf das Signal vom Zeilendekoder 55 durchgeschaltet, so daß die Elektrode 5b des Kondensators 5 auf das Potential der Versorgungsspannung Vcc gebracht wird.

In dieser Weise werden, wie in Fig. 1B gezeigt, Spannungen ±Vh = ± (Vcc-Vss) entgegengesetzter Polarität zwischen den Elektroden des Kondensators 5 während der früheren und späteren Alterungshalb­ perioden T 1 und T 2 angelegt. Dies erlaubt es, die Isolationseigen­ schaften des Isolators zwischen den Elektroden 5a und 5b des Kondensators korrekt zu prüfen, während die hierfür erforderliche Alterungszeit verkürzt wird.

Obwohl der in Fig. 1A gezeigte Umschalter 80 aus CMOS-Transistoren gebildet ist, ist zu bemerken, daß dieser auch nur aus PMOS- oder NMOS-Transistoren gebildet werden kann.

Die Fig. 3 stellt ein Beispiel der in Fig. 2 gezeigten Sensoren für höhere Spannungen 30 oder 40 dar. Bezüglich der Fig. 3 umfaßt dieser Sensor für höhere Spannung 30 NMOS-Transistoren 31 bis 33 zur Herabsetzung der an den Eingangsanschluß 65 angelegten Spannung und einen Inverter 34 zum Invertieren der herabgesetzten Spannung, ein zweiseitiges Gate 35, das mit dem Ausgang des Inverters 34 verbunden ist, einen Widerstand 36 und einen Kondensator 37, die in Reihe zwischen der Versorgungsspannung Vcc und dem Massepotential Vss geschaltet sind, und kaskadierende Inverter 38 und 39 zum verzögerten Ausgeben der Spannung am Knoten zwischen dem Widerstand 36 und dem Kondensator. Der Ausgang des Inverters 39 ist mit einem Steuerein­ gang des zweiseitigen Gates 35 verbunden.

Nachdem beim Betrieb eine gewisse Zeit seit dem Ansteigen der Versor­ gungsspannung Vcc verstrichen ist, wird vom Inverter 39 ein Signal mit höherer Spannung an den Steuereingang des zweiseitigen Gates 35 angelegt. Wenn die höhere Spannung (9 Volt) von außen an den Anschluß 65 angelegt wird, wird diese Spannung durch die Transistoren 31 bis 33 vermindert. Daher wird die normale Spannung mit hohem Pegel an den Inverter 34 angelegt, so daß der Inverter 34 eine Spannung mit niedrigem Pegel ausgibt. Damit gibt das zweiseitige Gate 35 eine Signalspannung Φ 1 mit niedrigem Pegel aus, nachdem eine gewisse Zeit seit dem Anstieg der Versorgungsspannung Vcc verstrichen ist.

Falls die höhere Spannung nicht an den Anschluß 65 angelegt ist, gibt der Inverter 34 eine Spannung mit hohem Pegel aus, so daß die Signalspannung Φ 1 mit hohem Pegel vom zweiseitigen Gate 35 abgegeben wird.

Obwohl die Versorgungsspannung Vcc von 7 Volt und das Massepotential Vss bei der oben beschriebenen Ausführung zur Alterung benutzt werden, ist die Erfindung nicht auf diese Spannungen beschränkt. Zum Beispiel kann eine Spannung, die höher ist als die Versorgungs­ spannung Vcc, anstelle der Versorgungsspannung verwendet werden, während eine Spannung, die niedriger ist als das Massepotential Vss, anstelle des Massepotentiales verwendet werden kann.

Bei der oben beschriebenen Ausführung ist ein Beispiel gezeigt, bei dem die Spannung Vm =/Vcc-Vss)/2 vom Zellenelektroden­ spannungsgenerator 71 ausgegeben wird. Es ist jedoch ausreichend, daß die Spannung Vm konstant ist und der oben angegebene Wert schränkt die Erfindung nicht ein.

Aus dem vorangehenden ist ersichtlich, daß die höheren Spannungen mit entgegengesetzter Polarität abwechselnd durch äußere Steuerung zwischen die Elektroden 5a und 5b des in Fig. 1A gezeigten Konden­ sators in der Speicherzelle 8 angelegt werden, so daß die Isolationseigenschaften des Isolators 5c, der zwischen den zwei Elektroden 5a und 5b gebildet ist, genauer gesetzt werden können. Damit wird es möglich, einen zuverlässigeren Alterungstest der in einem DRAM gebildeten Speicherzellen und damit des DRAMs durchzu­ führen.

Claims (17)

1. Schaltungsanordnung für einen Alterungstest in einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff mit einer Mehrzahl von Speicherzellen (8) mit jeweils einer Kondensatoreinrichtung (5) zum Halten von von außen angelegten Datensignalen,
wobei die Schaltungsanordnung in einem Alterungstestmodus zusätzlich zu einem Schreibmodus betreibbar ist,
die Kondensatoreinrichtung (5) eine erste Elektrode (5a) und eine zweite Elektrode (5b) aufweist, die einander mit einem Isolationsmedium (5c) dazwischen gegenüberliegen,
wobei während des Schreibmodus eine Signalspannung, die den Datensignalen entspricht, zwischen den zwei Elektroden (5a, 5b) der Kondensatoreinrichtung (5) zum Halten der Datensignale angelegt ist, und
während des Testmodus eine Spannung, die höher ist als die den Datensignalen entsprechende Signalspannung, zwischen den zwei Elektroden (5a, 5b) der Kondensatoreinrichtung (5) zum Prüfen der Isolationseigenschaften des Isolators (5c) angelegt ist,
gekennzeichnet durch
eine Schaltkreiseinrichtung (56, 57, 59, 61, 62, 80), die mit den Speicherzellen (8) zum Anlegen einer ersten und zweiten höheren Spannung (Vcc, -Vcc) entgegengesetzter Polarität an die beiden Elektroden (5a, 5b) der Kondensatoreinrichtung (5) verbunden ist,
wobei der Absolutwert der ersten und zweiten höheren Spannung (Vcc, -Vcc) größer als der Absolutwert der Signalspannung (Vm) ist, die zwischen den zwei Elektroden (5a, 5b) der Kondensatoreinrichtung (5) beim normalen Schreibmodus angelegt ist,
einer Empfangseinrichtung (64, 65) zum Empfangen von von außen angelegten Auswahlsignalen zum Auswählen einer der ersten und zweiten an die Kondensatoreinrichtung (5) anzulegender höheren Spannung (Vcc, -Vcc) und
eine Auswahleinrichtung (70, 73), die mit der Schaltkreiseinrichtung (56, 57, 59, 61, 62, 80) verbunden und von den Auswahlsignalen abhängig ist, zum Auswählen der an die Kondensatoreinrichtung (5) durch die Schaltkreiseinrichtung (56, 57, 59, 61, 62, 80) anzulegenden höheren Spannung (Vcc, -Vcc).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltkreiseinrichtung eine erste Spannungsversorgungseinrichtung (61) zum Anlegen einer ersten Spannung (Vcc) an die erste Elektrode (5a) der Kondensatoreinrichtung (5), eine zweite Spannungsversorgungseinrichtung (62) zum Anlegen einer zweiten Spannung (Vss) an die erste Elektrode (5a) der Kondensatoreinrichtung (5) und eine Spannungshalteeinrichtung (56, 57, 59), die mit der zweiten Elektrode (5b) der Kondensatoreinrichtung (5) verbunden ist, zum Halten der zweiten Elektrode (5b) auf einer dritten oder vierten Spannung (Vss, Vcc) umfaßt, wobei die erste höhere Spannung (Vcc) mit einer ersten Polarität zwischen den zwei Elektroden (5a, 5b) der Kondensatoreinrichtung (5) durch die erste und die dritte Spannung (Vcc, Vss) und die zweite höhere Spannung (-Vcc) mit entgegengesetzter Polarität zwischen den Elektroden durch die zweite und die vierte Spannung (Vss, Vcc) angelegt wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahleinrichtung (70, 73) die mit der ersten und zweiten Spannungsversorgungseinrichtung (61, 62) verbunden und von den Auswahlsignalen abhängig ist zum Anlegen der ersten oder zweiten Spannung (Vcc, Vss) an die erste Elektrode (5a) der Kondensatoreinrichtung (5), wobei die die Spannungshalteeinrichtung (56, 57, 59) von den Auswahlsignalen abhängig ist zum Einstellen der dritten oder vierten Spannung (Vss, Vcc) an der zweiten Elektrode (5b) der Kondensatoreinrichtung (5).

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Spannungshalteeinrichtung (56, 57, 59) eine Einrichtung (59) zum Empfangen von Testdatensignalen von außen zum Anlegen der dritten oder vierten Spannung (Vss, Vcc) an die zweite Elektrode (5b) der Kondensatoreinrichtung (5), wobei die Testdatensignale in Abhängigkeit von den Auswahlsignalen angelegt werden, und eine Einrichtung (56, 57), die von den Testdatensignalen abhängig ist, zum Anlegen der dritten und vierten Spannung (Vss, Vcc) an die zweite Elektrode (5b) der Kondensatoreinrichtung (5) umfaßt.

5. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Auswahleinrichtung (70, 73) eine Schalteinrichtung (73) aufweist, die eine erste Übertragungsgattereinrichtung (22), die zwischen den Ausgang der ersten Spannungsversorgungseinrichtung (61) und die erste Elektrode (5a) der Kondensatoreinrichtung (5) geschaltet ist und in Abhängigkeit eines ersten Auswahlsignales (Φ2) aktiviert wird, und eine zweite Übertragungsgattereinrichtung (24), die zwischen den Ausgang der zweiten Spannungsversorgungseinrichtung (62) und die erste Elektrode (5a) der Kondensatoreinrichtung (5) geschaltet ist und in Abhängigkeit des ersten Auswahlsignales (Φ2) aktiviert wird, umfaßt, wobei die erste und die zweite Übertragungsgattereinrichtung (22, 24) abwechselnd in Abhängigkeit von dem ersten Auswahlsignal (Φ2) durchgeschaltet werden.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Empfangseinrichtung (64, 65) zum Empfangen von Signalen von außen, die für die normalen Speicheroperationen verwendet werden, und eine Erfassungseinrichtung für höhere Spannung (30, 40), die mit der Empfangseinrichtung (64, 65) verbunden ist, zum Erfassen der hieran von außen angelegten höheren Spannung, umfaßt, wobei ein erstes und ein zweites Auswahlsignal (Φ2, Φ1) in Abhängigkeit von der von der Erfassungseinrichtung für höhere Spannung (30, 40) erfaßten höheren Spannung gebildet werden.

7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die erste Spannung die Versorgungsspannung (Vcc), die zweite Spannung das Massepotential (Vss), die dritte Spannung das Massepotential (Vss), und die vierte Spannung die Versorgungsspannung (Vcc) umfaßt.

8. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Empfangseinrichtung einen Adreßpuffer (54) umfaßt, und die bei der normalen Speicheroperation verwendeten Signale Adreßsignale umfassen.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß jede der Speicherzellen (8) zumindest einen Transistor (7) und einen Kondensator (5) aufweist, die Einrichtung zum Empfangen von Testdatensignalen eine Puffereinrichtung (59) zum Anlegen einer Spannung mit einem logischen Pegel an einen Leitanschluß des Transistors aufweist, ein Zellenelektrodenspannungsgenerator (71) vorgesehen ist und die Schaltkreiseinrichtung (56, 57, 59, 61, 62, 80) eine Spannung, die von dem Zellenelektrodenspannungsgenerator (71) erzeugt ist, an die erste Elektrode (5a) des Kondensators (5) in Abhängigkeit des ersten und zweiten Auswahlsignales (Φ2,) Φ1) anlegt.

10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, gekennzeichnet durch eine Zeitabstimmungseinrichtung zum Steuern der Dauer des Anlegens von höheren Spannungen an die Erfassungseinrichtung (30, 40) zum Erzeugen des jeweiligen ersten und zweiten Auswahlsignales (Φ2, Φ1) zum Bewirken einer Alterungsperiode, während der der Isolator 5c) in dem Kondensator (5) stabilisiert werden soll.

11. Schaltungsanordnung nach Anspruch 9 oder 10, gekennzeichnet durch eine Einrichtung zum gemeinsamen Steuern aller Transistoren (7) der Speicherzellen (8) in Synchronisation mit der Zeitabstimmungseinrichtung zum, Anlegen von Spannungen (Vcc, -Vcc) an den Kondensator (5) in den Speicherzellen (8) mit entgegengesetzter Polarität während entsprechender Teile der Alterungsperiode zur Stabilisierung des Isolators (5c) im Kondensator (5) jeder Speicherzelle (8).

12. Schaltungsanordnung nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß die Erfassungseinrichtung (30, 40) einen Spannungssensor aufweist.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Eingangsanschlüsse des Spannungssensors Verbindungen mit entsprechenden Adreßeingängen des dynamischen Speichers mit wahlfreiem Zugriff aufweisen.

14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Verbindungen mit den entsprechenden Adreßeingängen in Abhängigkeit vom höchstwertigen Bit der Adreßeingaben erfolgen.

15. Schaltungsanordnung nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, daß die Schalteinrichtung (73) einen ersten und einen zweiten Eingangsknoten, einen Ausgangsknoten und einen Steuerknoten aufweist,
wobei der erste Eingangsknoten mit der ersten Spannung (Vcc) und der zweite Eingangsknoten mit der zweiten Spannung (Vss) verbunden ist, und der Steuerknoten zum Empfangen des ersten Auswahlsignales (Φ2) zum selektiven Ausgeben einer der ersten und zweiten Spannung geschaltet ist, und
daß eine weitere Schalteinrichtung (70) mit einem ersten und einem zweiten Eingangsknoten, einem Ausgangsknoten und einem Steuerknoten vorgesehen ist,
wobei der erste Eingangsknoten mit einem Mittenpotential (Vm) und der zweite Eingangsknoten mit dem Ausgangsknoten der Schalteinrichtung (73) verbunden ist, und der Steuerknoten zum Empfangen des zweiten Auswahlssignales (Φ1) zum selektiven Ausgeben des Mittenpotentiales oder der am Ausgangsknoten der Schalteinrichtung (73) anliegenden Spannung geschaltet ist, wobei der Ausgangsknoten mit der ersten Elektrode (5a) des Kondensators (5) verbunden ist.

16. Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Übertragungsgattereinrichtung (22) der Schalteinrichtung (73) eine erste Parallelschaltung eines ersten MOS-Transistors (21b) vom n-Typ und eines ersten Transistors (21a) vom p-Typ umfaßt, die zwischen den ersten Eingangsknoten und den Ausgangsknoten geschaltet sind, die weitere Schalteinrichtung (70) eine zweite Parallelschaltung (15) eines zweiten MOS-Transistors (14b) vom n-Typ und eines zweiten Transistors (14a) vom p-Typ umfaßt, die zwischen den zweiten Eingangsknoten und den Ausgangsknoten geschaltet sind.

17. Verfahren für einen Alterungstest in einer dynamischen Speichereinrichtung mit wahlfreiem Zugriff
mit einer Mehrzahl von Speicherzellen (8), die jeweils eine Kondensatoreinrichtung (5) zum Halten von von außen zugeführten Datensignalen umfassen,
wobei die Speichereinrichtung einen Testmodus für den Alterungstest zusätzlich zu einem Schreibmodus aufweist,
die Kondensatoreinrichtung (5) in jeder Speicherzelle (8) eine erste Elektrode (5a) und eine zweite Elektrode (5b) aufweist, die einander mit einem Isolatormedium (5c) dazwischen gegenüberliegen,
Datensignale während des Schreibmodus aufgrund des Anliegens einer den Datensignalen entsprechenden Signalspannung zwischen den Elektroden (5a, 5b) der Kondensatoreinrichtung (5) gehalten werden und
die Isolationseigenschaften des Isolators (5c) während des Testmodus aufgrund des Anliegens einer höheren Spannung (Vcc, -Vcc) zwischen den zwei Elektroden (5a, 5b) der Kondensatoreinrichtung (5) geprüft werden, wobei die höhere Spannung (Vcc, -Vcc) größer als die den Datensignalen entsprechende Signalspannung (Vm, -Vm) ist, gekennzeichnet durch die Verfahrensschritte:
Bereitstellen der ersten und zweiten höheren Spannung (Vcc, -Vcc), die an die Elektroden (5a, 5b) der Kondensatoreinrichtung (5) in jeder Speicherzelle (8) angelegt werden sollen, wobei die Polaritäten der ersten und zweiten höheren Spannung (Vcc, -Vcc) entgegengesetzt sind
und der Absolutwert der ersten und zweiten höheren Spannung (Vcc, -Vcc) größer als der Absolutwert (Vm) der zwischen den Elektroden (5a, 5b) der Kondensatoreinrichtung (5) während des normalen Schreibmodus angelegten Signalspannung (Vm, -Vm) ist,
Empfangen von Auswahlsignalen von außen zum Auswählen einer der ersten oder zweiten höheren Spannungen (Vcc, -Vcc), die an die Kondensatoreinrichtung (5) angelegt werden sollen,
Anlegen der ersten höheren Spannung (Vcc) an die Elektroden (5a, 5b) der Kondensatoreinrichtung (5) in jeder Speicherzelle (8) in Abhängigkeit eines ersten Auswahlsignales (Φ2) während einer ersten Zeitperiode (T1) zum Prüfen der Isolationseigenschaften des Isolators (5c) der Kondensatoreinrichtung (5),
Anlegen der zweiten höheren Spannung (-Vcc) an die Elektroden (5a, 5b) der Kondensatoreinrichtung (5) in jeder Speicherzelle (8) in Abhängigkeit des ersten Auswahlsignales (Φ2) während einer zweiten Zeitperiode (T2) zum Prüfen der Isolationseigenschaften des Isolators (5c) der Kondensatoreinrichtung (5),
wohingegen für den normalen Schreibmodus in Abhängigkeit eines zweiten Auswahlsignales (Φ1) die Signalspannung (Vm, -Vm) angelegt wird.