DE3938826A1 - Verfahren und vorrichtung zum testen eines speichers - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein das Testen eines Speichers, und insbesondere ein Verfahren und eine Vorrichtung zum Testen von Speicher­ vorrichtungen bzw. Speicherbauelementen, die in einem System untergebracht sind, das geeignet für Computerendgeräte oder kleine Computersysteme ist, bei denen der Benutzer eine Zeitspanne abwarten muß, die erforderlich ist, um das System hochzuladen (boot).

Ein bekanntes System, das eine solche Speicherfunktion aufweist, ist z. B. in dem japanischen offengelegten Patent No. 58-122700 offenbart. Dieses System hat eine Hauptzentralverarbeitungseinheit (CPU) und eine weitere CPU oder eine Sub-CPU.

Die Sub-CPU bzw. untergeordnete CPU ist auf einer Speicherplatine vorge­ sehen, um Speichertestvorrichtungen zugewiesen zu sein, die in dem System untergebracht sind, um die Zeit zu reduzieren, die erforderlich für den Test ist, und das Laden bzw. die Belastung der Haupt-CPU zu erleichtern.

Das bekannte System hat jedoch die folgenden Nachteile:

• i) Die Sub-CPU ist notwendig für jede der Speicherplatinen, was eine Erhöhung des Hardware-Aufwands ergibt.
• ii) der Speichertest, ausgeführt durch die Sub-CPU, ist in der Geschwindigkeit begrenzt, wegen der sequentiellen Schreib-, Lese- und Verifizierbefehle aus der Umgebung der Speichervor­ richtungen.
• iii) der Speichertest deckt nur den Speicherzugriffsweg ab, der von der Sub-CPU verwendet wird, wobei ein anderer Zugriffsweg (enthaltend Daten-, Adreß- und Steuerssignale) ungetestet bleibt, der bei einer normalen Operation durch die Haupt-CPU verwen­ det wird, wodurch die Zuverlässigkeit des System verschlechtert wird.

Es ist deshalb eine Aufgabe der vorliegenden Erfindung ein Verfahren und eine Vorrichtung zu schaffen, die einen zuverlässigen Speichertest mit hoher Geschwindigkeit und mit niedrigerem Hardware-Aufwand durchführt.

Entsprechend der vorliegenden Erfindung wird ein Verfahren zum Speicher­ testen in einem informationsverarbeitenden System geschaffen, das eine Prozessoreinheit und wenigstens eine Speichervorrichtung enthält, die die Fähigkeit eines eingebauten Speichertests aufweist, wobei das Verfahren umfaßt die Schritte des gesamten Speichertestens unter Einsatz der eingebau­ ten Testfähigkeit bzw. Testmöglichkeit unter der Bedingung, daß der Speicher in den System untergebracht ist, und des teilweisen Speichertestens durch einen normalen Speicherzugriffsweg, der von der Prozessoreinheit eingesetzt wird.

Der Schritt des teilweisen Speichertestens kann die Schritte des Zugreifens von zumindest einmal auf jede Speichervorrichtung und des Aktivierens des Adreßbusses und des Datenbusses aufweisen.

Der Schritt des Aktivierens des Adreßbusses und des Datenbusses kann den Schritt aufweisen, daß jedes Bit des Adreßbusses und des Datenbusses zumindest mit einem hohen Pegel und einem niedrigen Pegel beauf­ schlagt wird.

Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Testver­ fahren für einen Speicher in einem informationsverarbeitenden System geschaffen, das eine Prozessoreinheit und zumindest eine Speichervorrichtung enthält, die eine eingebaute bzw. integrierte Speichertestfähigkeit aufweist, wobei das Verfahren aufweist den Schritt des Kombinierens eines Tests, der die eingebaute Speichertestfähigkeit einsetzt, und eines zusätzlichen Tests, der normale Schreib/Lese-Operationen des Speichers verwendet, die von der Prozessoreinheit durchgeführt werden, wobei der zusätzliche Test mit be­ grenzten bzw. wenigen Adressen- und Datenmustern des Speichers, der getestet werden soll, ausgeführt wird.

Die vorliegende Erfindung schafft ebenfalls eine Vorrichtung zum Speicher­ testen unter Kontrolle bzw. Steuerung eines Prozessors, bei der der Spei­ cher zumindest eine Speichervorrichtung aufweist, die eine eingebaute Speichertestfähigkeit bzw. eingebautes Speichertestvermögen aufweist, wobei die Vorrichtung umfaßt Steuereinrichtungen zum Steuern der eingebauten Speichertestfunktion der Speichertestvorrichtung, eine Entscheidungseinrichtung zum Entscheiden bzw. Beurteilen des Ergebnisses eines Speichertests unter Einsatz der eingebauten Speicherfunktion, eine Zugriffseinrichtung zum Zugreifen auf den Speicher durch den Prozessor, ein Adressregister zum Speichern einer Adresse des Speichers, der getestet werden soll, ein Datenre­ gister zum Speichern von Schreibdaten oder Lesedaten und eine Schaltein­ richtung zum Schalten eines Speicherzugriffsweges, und zwar zwischen einem Weg für ein normales Zugreifen durch den Prozessor und einen anderen Weg für das Zugreifen durch die Steuereinrichtung.

Diese Vorrichtung kann weiterhin aufweisen eine Einrichtung zum Anzeigen einer defekten Adresse in Antwort auf den Ausgang der Entscheidungsein­ richtung. Diese Vorrichtung kann auch in der Form einer großintegrierten Schaltung hergestellt sein.

In den letzten Jahren wurde ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) selbst mit einer eingebauten Speicherfähigkeit hoher Geschwin­ digkeit ausgestattet, da die Speicherkapazität angestiegen ist, um die Zeit zu reduzieren, die erforderlich für den Test von DRAM-Chips ist. Eine solche eingebaute Testfunktion zielt darauf ab, für Benutzter offen zu sein, so daß die Testfunktion sogar dann erhältlich ist, wenn der Speicher in dem System untergebracht ist, wie es in NICKEL ELEKTRONICS, Seiten 149 bis 157, 6. April 1987 (Nr. 418) beschrieben wird.

Die vorliegende Erfindung verwendet die eingebaute Speichertestfunktion des DRAM. Dies ermöglicht, schnell zu prüfen, ob ein im Test befindlicher Speicher gut bzw. fehlerlos ist oder nicht. Dieser Test jedoch reicht nicht aus, jeden Defekt auf dem normalen Zugriffsweg, der von dem Prozessor benutzt werden soll, aufzuzeigen.

Deshalb wird ein zusätzlicher Test durchgeführt, um den normalen Zugriffs­ weg zu testen. Da der zusätzliche Test nicht auf die Speichervorrichtung selbst bezieht, sondern auf den normalen Zugriffsweg, ist eine begrenzte Anzahl von Adressen mit begrenzten Datenmuster in dem zusätzlichen Test ausreichend, was insgesamt einen zuverlässigen und schnellen Speichertest ergibt.

Insbesondere veranlaßt die Speichersteuereinheit bei Erhalt des Signals von einem Prozessor, der die eingebaute Testfunktion des DRAM's ausgelöst, die eingebaute Teststeuereinrichtung dazu, den Speicher all seine Adressorte zu testen, und sie wird eine Nachricht bzw. einen Bericht, der die Beendi­ gung des Tests angibt, zum Prozessor zurückschicken, wenn der Test beendet worden ist. Wenn irgendein Fehler bzw. Defekt festgestellt wird, sendet die Speichersteuereinheit stattdessen eine Nachricht zurück, die die Feststellung eines Defekts angibt. Somit wird ein Speichertest mit hoher Geschwindigkeit mit einem geringeren Hardware-Aufwand bewerkstelligt.

Dann, nach dem Umschalten bzw. dem Schalten des Speicherzugriffsweges, um einen normalen Weg für Lese/Schreib-Operationen durch den Prozessor einzurichten, wird der oben stehende zusätzliche Test mit einer begrenzten Kombination von Adressen- und Datenmustern durchgeführt, wodurch ein größerer Umfang des Speichertests und einer höhere Zuverlässigkeit erreicht wird.

Die Kapazität von DRAM's erhöht sich um das Vierfache innerhalb von 3 Jahren und deshalb erhöht sich der Raum bzw. der Platzbedarf des System­ speichers. Auf der anderen Seite wird die Zeit für einen Lese/Schreib-Zyklus eines DRAM's nicht im gleichen Maße verbessert werden. Das bedeutet, daß die Zeit, die zum Testen von Speichern erforderlich ist, mit derselben Rate bzw. Geschwindigkeit ansteigt, wie sich der Speicherraum erhöht.

Um ein x-Mega-Wortspeicher unter der Bedingung, die nachstehend ange­ geben ist, zu testen, werden 2,4×Sekunden für einen normalen Test be­ nötigt, der Schreib/Lese/Vergleichs-Befehle einsetzt, wohingegen nur 0,5×Sekunden für ein Test benötigt werden, der die eingebaute Testfunktion zusammen mit dem zusätzlichen Normaltest der begrenzten Muster verwendet.

Die Zeit, die für den zusätzlichen Normaltest erforderlich ist, ist vernach­ lässigbar.

Wenn die Berechnung 6 Jahre später auf ein 16mal größeres System ange­ wendet wird, werden 10 Minuten mit dem bekannten System benötigt, wohin­ gegen 2 Minuten mit der vorliegenden Erfindung benötigt werden, die dann noch im praktischen Einsatz mit hoher Zuverlässigkeit erhältlich sein wird.

Weitere Vorteile, Merkmale, Anwendungsmöglichkeiten und Ausführungsformen der vorliegenden Erfindung werden im folgenden unter Zuhilfenahme der Zeichnungen beschrieben. Es zeigt:

Fig. 1 ein Blockdiagramm einer Ausführungsform der vorliegenden Erfin­ dung.

In Fig. 1 wird ein Computerendgerät oder ein Computersystem gezeigt, das eine Prozessoreinheit 21, eine Speichersteuereinheit 22 und eine Speicherein­ heit 23 aufweist.

Die Speichereinheit 23 enthält vier Speicherkarten 19-1, 19-2, 19-3 und 19-4, von denen eine Kapazität von 4M-Worten unter Einsatz einer Anzahl von 4M-Bit-DRAM's hat, die insgesamt eine Kapazität von 16-M-Worten liefern.

Die Prozessoreinheit 21 weist eine zentrale Prozessoreinheit (CPU) auf, die auf die Speichereinheit 23 über die Speichersteuereinheit 22 zugreift. In der Zeichnung werden von der Prozessoreinheit 23 nur das Lesedatenregister 1 eine Operationseinheit 2 und ein Schreibdatenregister 3 gezeigt, die mit einem Speichertesten durch einen normalen Speicherzugriffsweg verbunden bzw. zugeordnet sind. Ein Testprogramm in der Prozessoreinheit 21 steuert das Auslösen bzw. Starten der eingebauten Testfunktion des DRAM's die Ausführung des Tests durch bzw. über einen normalen Speicherzugriffsweg und die Verarbeitung der Testergebnisse usw.

Die Speichersteuereinheit 22 umfaßt eine Steuerschaltung 9 mit eingebauter Testfunktion, die die eingebaute Testfunktion des DRAM's unter der Steue­ rung der Prozessoreinheit 21 kontrolliert bzw. steuert, und einen Adreßzäh­ ler 10, der angelegt ist, um die zu testende Adresse zu aktualisieren, und zwar bis irgendein Fehler in dem Test entdeckt wird, und um dann die fehlerhafte Adresse anzuzeigen. Die Speichersteuereinheit 22 weist ebenfalls eine Speichersteuerschaltung 11 auf, die Speichersignale, wie z. B. (Zeilenadreßtakt bzw. Strobe), (Spaltenadreßtakt bzw. Strobe), (schreibberechtigen)(write enable) oder ähnliches erzeugt, um einen normalen Speicherzugriff durch die Prozessoreinheit 21 zu erlauben. Ein Adreßregister 12 ist vorgesehen, um eine Adresse zum Speicherzugreifen durch die Pro­ zessoreinheit 21 zu latchen bzw. zwischenzuspeichern, und ein Datenregister 13 ist vorgesehen, um Daten zu latchen, die zwischen der Prozessoreinheit 21 und der Speichereinheit 22 tranferiert werden. In der Speichereinheit 22 sind weiterhin enthalten eine Entscheidungsschaltung 14 zum Entscheiden bzw. Beurteilen des Ergebnisses des Tests, der die eingebaute Testfunktion verwendet, und Zugriffswegumschaltschaltungen 20-1 und 20-2, die einen Speicherzugriffsweg zwischen einem Weg für den normalen Zugriff durch die Prozessoreinheit 21 und einen anderen Weg für das Zugreifen durch die Steuerschaltung 9 mit eingebauter Testfunktion umschalten.

Um einen Speichertest beim Laden des Systems auszulösen, spricht die Prozessoreinheit 21 die Speichersteuereinheit 22 durch ein Signal 4-1 zum Auslösen der eingebauten Testfunktion des DRAM's in der Speichereinheit 23 an. In Antwort auf das Signal 4-1 startet die Steuerschaltung 9 für die Test­ funktion die eingebaute Testoperation des Speichereinheit 23. Hierzu werden zuerst die Zugriffswegumschaltschaltungen 20-1 und 20-2 angesteuert, um einen Weg für das Speicherzugreifen durch die Steuerschaltung 9 für die eingebaute Testfunktion einzurichten.

Dann wird die Ausführung des DRAM-Testmodus gestartet. Prozeduren für die Ausführung werden durch die Spezifikation bzw. Beschreibung der eingebau­ ten Testfunktion eines speziellen DRAM's der eingesetzt werden soll, bestimmt. Ein Beispiel dafür ist wie nachfolgend:

In dem DRAM-Testmodus wird zu einem Zeitpunkt der sogenannten -vor- -Steuerung mit einem niedrigen Pegel WE eingetreten. Dann werden parallel zu einem Zeitpunkt 8 Bits durch die sogenannte -vor-- Steuerung getestet und dieser Test wird 8 Bit-weise wiederholt.

Ein Testzyklus enthält die Schritte des Schreibens des gleichen Wertes in 8 Bitzellen, die getestet werden sollen, des Lesens von Daten aus den Zellen und des Verifizierens bzw. Überprüfens der Daten. Zum Beispiel werden beim Testen mit Schreibdaten "0" alle "0"-Daten, die aus den Zellen zurückgeholt werden, einen Ausgang "0" erzeugen, wobei sogar nur eine einzige "1", die in den zurückgeholten Daten enthalten ist, einen Ausgang "1" erzeugen wird.

Ähnlich werden beim Testen mit Schreibdaten "1" alle zurückgeholten "1" Daten einen Ausgang "1" erzeugen, wohingegen nur eine einzige "0", die in den zurückgeholten Daten enthalten ist, einen Ausgang "0" erzeugen wird. Dieser Testmodus wird zu einem Zeitpunkt der -vor--Steuerung mit einem hohen Pegel von zurückgesetzt.

Der oben beschriebene Testzyklus wird von DRAM-Steuersignalen (/ /) 15 von Adreßsignalen 16 und Datensignalen 17 von der Steuerschal­ tung 9 gesteuert. Ausgänge bzw. Ausgangssignale des Tests werden von der Entscheidungsschaltung 14 beurteilt und wenn ein Fehler festgestellt wird, wird die Entscheidungsschaltung 14 das Aktualisieren des Adreßzählers 10 beenden und an die Prozessoreinheit 21 eine Nachricht 5 ausgeben, die für die Feststellung eines Fehlers repräsentativ ist. In Antwort auf die Nachricht 5 erkennt die Prozessoreinheit 21 die fehlerhafte Adresse durch Lesen der Adresse, die in dem Adreßzähler 10 gespeichert ist. So werden 512.000 mal (=4M/8) Testzyklen für das Testen von 4M-Wörtern einer Speicherkarte wiederholt. Der Test wird sequentiell für die Speicherkarten 19-1, 19-2, 19-3 und 19-4 wiederholt, indem das Speicherkartenauswahlsignal 18 gesteuert wird, um insgesamt 16M-Wörter aller Speicherkarten zu testen, und dann wird ein Signal 4-2, das repräsentativ für die Beendigung bzw. den Abbruch des Testes ist, der Prozessoreinheit 21 zugeführt.

Der bis jetzt beschriebene Test reicht nicht aus, da er nicht einen normalen Speicherzugriffsweg abdeckt, der das Steuersignal 6 zwischen der Prozessor­ einheit 21 und der Speichersteuereinheit 23, der Speichersteuerschaltung 11, dem Adreßbus 7, dem Adreßregister 12, dem Datenbus 8 und dem Datenre­ gister 13 aufweist. Deshalb ist es notwendig, jeweils mindestens einmal auf die Speichervorrichtungen zuzugreifen und den Adreßbus 7 und den Datenbus 8 durch einen normalen Speicherzugriffsweg zu aktivieren. In dieser Ausfüh­ rungsform werden z. B. die folgenden vier Adressen bis und die zwei Datenmuster (A), (B) bevorzugt eingesetzt.

Adresse "000000 H" (wobei "H" eine Hexadezimalzahl angibt.)
Adresse "400000 H"
Adresse "800000 H"
Adresse "FFFFFF H"
(A) Datenmuster alle "0"
(B) Datenmuster alle "1".

Auf alle Speichervorrichtungen kann unter Einsatz der Adressen bis zugegriffen werden, während Adreßleitungen 7 und Datenleitungen 8 durch den Einsatz der Adressen und und der Datenmuster (A) und (B) aktiviert werden können. Dieser Test wird durch bzw. über einen normalen Speicher­ zugriffsweg durch die Schritte des Steuerns der Zugriffswegumschaltschaltun­ gen 20-1, 20-2 durchgeführt, um einen normalen Zugriffsweg einzurichten, des Schreibens von Daten, die in dem Schreibdatenregister 3 gespeichert sind, in die Speicher, des Lesens der Daten aus den Speichern, um in das Lesedatenregister 1 einzuspeichern, und des Überprüfens der Daten durch die Operationseinheit 2.

Im folgenden werden die Bedingungen zum Berechnen der Zeit angegeben, die erforderlich für den Speichertest gemäß der vorliegenden Ausführungsform ist:

• i) Zeit für den Test unter Einsatz der eingebauten Testfunktion:
  200 ns/Zeit (für 4M-DRAM 80 ns)
• ii) Zeit für ein Speicherschreiben durch die Prozessoreinheit:
  240 ns/Zeit (unter der Annahme von 80 ns pro Maschinenzyklus×3 Maschinenzyklen)
• iii) Zeit für den Test durch die Prozessoreinheit:
  1200 ns/Zeit (unter der Annahme von 80 ns pro Maschinenzyklus×15 Maschinenzyklen)

Unter diesen Bedingungen wird die Zeit, die erforderlich ist für einen Test, der die vorhergehenden alle "0"/ alle "1" für 16M- Speicher einsetzt, berechnet, berechnet wie folgt:

(240 ns × 16M × 2) + (200 ns × 16M × 2/8) + (100 ns × 4 × 2) = 8,5 sec.

Die erforderliche Zeit kann weiter reduziert werden, wenn eine Auslösefunk­ tion, eingebaut in den DRAM, erhältlich ist zum Schreiben aller "0" Daten in diesen. Im Vorschlag nach dem Stand der Technik würde der gleiche Test, der alle 0/alle "1" für alle Adressen einsetzt, die folgende Testzeit be­ nötigen:

1200 ns × 16M × 2 = 38,4 sec.

Das ist ungefähr 4mal so lang wie die Zeit, die für den Test entsprechend der Erfindung erforderlich ist.

Zusätzliche Hardware, die für die vorliegende Erfindung benötigt wird, sind hauptsächlich Schaltungen zum Steuern der Steuersignale für den DRAM. Dementsprechend wurde ein großer Betrag der Testzeit eingespart und zwar mit geringem Aufwand an Hardware und mit gesamtem Abdecken der not­ wendigen Speichertests.

Claims (6)

1. Verfahren zum Testen eines Speichers in einem Informations­ verarbeitungssystem, das aufweist eine Prozessoreinheit und zumindest ein Speichervorrichtung mit einer eingebauten Speicherfähigkeit, wobei das Verfahren die folgenden Schritte aufweist:
gesamtes Testen des Speichers unter Einsatz der eingebauten Testfähig­ keit unter der Bedingung, daß der Speicher in dem System untergebracht ist;
teilweises Testen des Speichers über einen normalen Speicherzugriffsweg, der von der Prozessoreinheit zu verwenden ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des teilweisen Testens des Speichers die Schritte des wenigstens einmaligen Zugreifens auf jede der Speichervorrichtungen und des Aktivierens des Adreßbusses und des Datenbusses aufweist.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Schritt des Aktivierens des Adreßbusses und des Datenbusses den Schritt umfaßt, daß jedes Bit des Adreßbusses und des Datenbusses mit einem hohen und einem niedrigen Pegel zumindest einmal belegt wird.

4. Verfahren zum Testen eines Speichers in einem informationsverarbeiten­ den System, das eine Prozessoreinheit und zumindest eine Speichervor­ richtung mit einer eingebauten Speichertestfähigkeit umfaßt, wobei das Verfahren durch die folgenden Schritte gekenzeichnet ist:
Kombinieren eines Testes, der die eingebaute Speicherfähigkeit verwendet, und eines zusätzlichen Testes, der normale Schreib/Lese- Operation des Speichers verwendet, die von der Prozessoreinheit durchgeführt werden, wobei der zusätzliche Test mit begrenzten Adressen und Datenmustern des Speichers, der getestet werden soll, durchgeführt wird.

5. Vorrichtung zum Testen eines Speichers unter der Steuerung eines Prozessors, wobei der Speicher zumindest eine Speichervorrichtung mit einer eingebauten Speichertestfähigkeit aufweist, wobei die die Vorrichtung gekennzeichnet ist durch:
eine Steuereinrichtung zum Steuern der eingebauten Speichertestfunktion der Speichervorrichtung;
eine Entscheidungseinrichtung zum Beurteilen des Ergebnisses eines Speichertests, der die eingebaute Speicherfunktion verwendet;
eine Zugriffseinrichtung zum Zugreifen auf den Speicher durch den Prozessor;
ein Adreßregister zum Speichern einer Adresse des Speichers, der getestet werden soll;
ein Datenregister zum Speichern von Schreibdaten oder Lesedaten; und eine Umschalteinrichtung zum Umschalten eines Speicherzugriffsweges, und zwar zwischen einem Weg für einen normalen Zugriff durch den Prozessor und einen anderen Weg zum Zugreifen durch die Steuereinrich­ tung.

6. Vorrichtung nach Anspruch 5, gekennzeichnet durch eine Einrichtung zum Anzeigen einer fehlerhaften Adresse in Antwort auf den Ausgang der Entscheidungseinrichtung.