DE3928410A1 - Halbleiterspeichereinrichtung und testverfahren dafuer - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und ein Testverfahren dafür, insbesondere bezieht sie sich auf eine Halbleiterspeichereinrichtung, die auf dem Chip (on-chip) eine Testschaltung aufweist, und auf ein Testverfahren dafür.

Da die Kapazität einer Halbleiterspeichereinrichtung immer größer wird, wird die Zunahme der Testzeit immer problematischer. In einem Artikel von J. Inoue u. a. mit dem Titel "Parallel Testing Technology for VLSI Memories", ITC Proceedings, 1987, Seiten 1066-1071; einem Artikel mit dem Titel "Technology for Increasing Test Efficiency Suitable for Very Large Capacity Memories", 1987, National Conference 165 of Semiconductor Materials Section of Institute of Electronics, Information and Communication Engineers of Japan, Seite 166, ist ein Parallel-Testverfahren für VLSI-Speicher vorgeschlagen, das die wirksame Testzeit drastisch senkt. Alle mit einer Wortleitung verbundenen Speicherzellen werden gleichzeitig getestet, indem eine Testschaltung auf dem Chip vorgesehen wird.

Fig. 1 ist ein Schaltdiagramm, das eine Anordnung eines Speichers zeigt, der eine Testschaltung auf dem Chip enthält, wie es in der zuletzt genannten Veröffentlichung gezeigt ist. Dieser Speicher weist ein Speicherfeld mit m × n Bit auf, wobei eine Mehrzahl von Speicherzellen in einer Matrix angeordnet ist, wie es zum Beispiel in Fig. 2 gezeigt ist.

Wie in Fig. 1 gezeigt ist, ist eine Testschaltung 20 mit einem Speicherfeld 10 verbunden. In dem Speicherfeld 10 sind eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungspaaren sich schneidend angeordnet, wobei Speicherzellen an deren Schnittstellen vorgesehen sind. In Fig. 1 sind als typisches Beispiel vier Wortleitungen WL 1 bis WL 4 und zwei Bitleitungspaare B 1, und B 2, gezeigt. Die Testschaltung 20 weist eine Schreibschaltung 30, Vergleichsschaltungen CP 1 und CP 2 und eine Nachweisschaltung 100 auf. Die Schreibschaltung 30 weist N-Kanal-MOS-Transistoren Q 1 bis Q 4, eine Schreibsteuerleitung WC und Schreibleitungen W und auf. Die Vergleichsschaltung CP 1 weist N-Kanal-MOS-Transistoren Q 5 und Q 6 auf, und die Vergleichsschaltung CP 2 weist N-Kanal-MOS-Transistoren Q 7 und Q 8 auf. Die Nachweisschaltung 100 weist N-Kanal-MOS-Transistoren Q 9 und Q 10, einen Inverter G 1 und eine Vorladungsschaltung 110 auf.

In der obengenannten Veröffentlichung ist ein Leitungstest vorgeschlagen, durch den die Testzeit deutlich verringert wird. Im folgenden wird dieser Leitungstest beschrieben. Zuerst werden zum Beispiel "H"- bzw. "L"-Pegeldaten an die Schreibleitungen W und angelegt, und ein Potential auf der Schreibsteuerleitung WC wird auf den "H"-Pegel angehoben. Folglich werden die Transistoren Q 1 bis Q 4 eingeschaltet, so daß die Potentiale auf den Bitleitungen B 1 und B 2 den "H"-Pegel annehmen, und die Potentiale auf den Bitleitungen und nehmen den "L"-Pegel an. Wenn ein Potential auf der Wortleitung WL 1 auf den "H"-Pegel angehoben wird, werden die "H"-Pegeldaten entsprechend in die Speicherzellen M 1 und M 3 geschrieben. Nach dem Schreiben werden die Potentiale auf der Wortleitung WL 1 und der Schreibsteuerleitung WC auf den "L"-Pegel gebracht.

Wenn danach das Potential auf der Wortleitung WL 1 auf den "H"-Pegel angehoben wird, werden die in den Speicherzellen M 1 bzw. M 3 gespeicherten Daten auf die Bitleitungen B 1 und B 2 ausgelesen. Die Daten auf den Bitleitungspaaren B 1, und B 2, werden durch einen Leseverstärker (nicht gezeigt) verstärkt. In dem Fall des in Fig. 2 gezeigten Speicherfeldes 10 werden verstärkte n-Bit-Daten auf die Bitleitungspaare ausgelesen. Dann werden "L"- bzw. "H"-Pegeldaten an die Schreibleitungen W und angelegt.

Wenn die von den Speicherzellen M 1 und M 3 ausgelesenen Daten auf dem "H"-Pegel sind, nehmen die Potentiale auf den Bitleitungen B 1 und B 2 den "H"-Pegel an, und die Potentiale auf den Bitleitungen und nehmen den "L"-Pegel an. Folglich werden die Transistoren Q 5 und Q 7 eingeschaltet, so daß beide Potentiale an Knotenpunkten N 1 und N 2 den "L"-Pegel annehmen. Daher werden die Transistoren Q 9 und Q 10 abgeschaltet, so daß der schon vorher durch die Vorladungsschaltung 110 vorgeladene Knotenpunkt N 3 nicht entladen wird. Somit wird ein Kennzeichensignal auf dem "L"-Pegel an eine Nachweissignalausgangsleitung DS ausgegeben.

Es sei jetzt angenommen, daß zum Beispiel die Speicherzelle M 1 defekt ist. In diesem Fall nehmen die von den Speicherzellen M 1 bzw. M 3 ausgelesenen Daten die "L"- und "H"-Pegel an, obwohl "H"-Pegeldaten in die Speicherzellen M 1 und M 3 eingeschrieben worden sind. Folglich nehmen die Potentiale auf den Bitleitungen B 1 bzw. die "L"- und "H"-Pegel an. Wenn "L"- und "H"-Pegeldaten entsprechend an die Schreibleitungen W und angelegt werden, wird der Transistor Q 6 eingeschaltet, so daß der Knotenpunkt N 1 auf den "H"-Pegel geladen wird. Folglich wird der Transistor Q 9 eingeschaltet, so daß der Knotenpunkt N 3 auf den "L"-Pegel entladen wird. Als Resultat wird ein Kennzeichensignal auf dem "H"-Pegel von der Nachweissignalausgangsleitung DS ausgegeben, das einen Fehler anzeigt.

Wie vorhergehend beschrieben ist, werden bei dem obenbeschriebenen Leitungstest Daten an die Schreibleitungen W und angelegt, und dann werden Daten in eine Zeile von Speicherzellen geschrieben, die mit einer ausgewählten Wortleitung verbunden sind. Als Resultat werden die gleichen Zeilen in die Zeilen von Speicherzellen geschrieben. Die Daten werden von der Zeile von Speicherzellen ausgelesen, und Daten entgegengesetzt zu den zuvor an die Schreibleitungen W und angelegten werden entsprechend an die Schreibleitungen W und angelegt. Wenn die von einer Zeile von Speicherzellen ausgelesenen Daten alle mit den zuvor in die Zeile von Speicherzellen eingeschriebenen Daten übereinstimmen, wird ein Kennzeichensignal auf dem "L"-Pegel von der Nachweissignalausgangsleitung DS ausgegeben. Wenn andererseits mindestens eine Speicherzelle aus der Zeile von Speicherzellen, die mit einer Wortleitung verbunden sind, defekt ist, so daß die von der Speicherzelle ausgelesenen Daten nicht den zuvor eingeschriebenen Daten entsprechen, wird von der Nachweissignalausgangsleitung DS ein Kennzeichensignal auf dem "H"-Pegel ausgegeben.

Wie zuvorgehend beschrieben ist, werden alle mit einer Wortleitung verbundenen Speicherzellen in dem in Fig. 1 gezeigten Speicher mit einer Testschaltung auf dem Chip gleichzeitig getestet. Somit ist eine deutliche Verringerung der Testzeit zu erwarten.

In diesem Speicher sind jedoch die Schreibsteuerleitung WC und die Schreibleitungen W und gemeinsam für alle Bitleitungspaare vorgesehen, weswegen nur die gleichen Daten in eine mit einer Wortleitung verbundene Zeile von Speicherzellen geschrieben werden können. Genauer gesagt, ein Muster von in eine Zeile von Speicherzellen eingegebenen Testdaten ist aus Daten auf dem "H"- oder "L"-Pegel gebildet. Daher kann ein Lecken zwischen benachbarten Speicherzellen oder ähnliches nicht nachgewiesen werden, indem verschiedene Daten in benachbarte Speicherzellen geschrieben werden. Somit ist in dem in Fig. 1 gezeigten Speicher die Nachweisempfindlichkeit für die defekte Speicherzelle verringert, obwohl die Testzeit durch den Leitungstest verringert werden kann.

Es ist daher Aufgabe der Erfindung, bei einer Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip (On-chip-Testschaltung) die Zuverlässigkeit des Testes zu verbessern, ohne daß die Testzeit erhöht wird; dabei soll eine Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip vorgesehen werden, die einen Leitungstest auf der Grundlage von zufälligen Testdaten durchführen kann, ein Testverfahren vorgesehen werden, bei dem die Zuverlässigkeit erhöht werden kann, ohne daß die Testzeit bei einer Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip erhöht wird, die Testzeit verringert werden und/oder die Zuverlässigkeit des Testes erhöht werden, ohne daß die Größe einer zusätzlichen Schaltung bei einer Halbleiterspeichereinrichtung großer Kapazität erhöht wird, eine Halbleiterspeichereinrichtung großer Kapazität vorgesehen werden mit einer Testschaltung auf dem Chip, die einen Leitungstest auf der Grundlage von zufälligen oder willkürlichen Testdaten ermöglicht und noch eine andere Funktion hat, ein Leitungstest auf der Grundlage zufälliger Testdaten durchführbar sein und eine Hochgeschwindigkeitstätigkeit und geringer Energieverbrauch erzielbar sein in einer Halbleiterspeichereinrichtung großer Kapazität mit einer Gruppe von Datenbusleitungen in einer hierarchischen Anordnung, es möglich sein, einen Leitungstest auf der Grundlage von zufälligen Testdaten in einer Halbleiterspeichereinrichtung großer Kapazität mit einer Redundanzschaltung durchzuführen.

Diese Aufgabe wird gelöst, indem eine Anlage auf dem Chip (On-chip-Anlage) zum Testen einer Halbleiterstruktur unter der Benutzung von willkürlichen Testmustern mit mindestens einem Paar von Datenleitungsabschnitten, die mit einer Mehrzahl von Speicherzellen verbunden sind, eine Einrichtung zum Steuern von Lese-/Schreibtätigkeiten der Mehrzahl von Speicherzellen aufweist. Die Anlage weist weiterhin eine Registereinrichtung, eine Vergleichseinrichtung und eine Übertragungsgattereinrichtung auf. Die Registereinrichtung empfängt und hält entsprechende Bits eines willkürlichen Testmusters. Ein Eingang der Vergleichseinrichtung ist mit der Registereinrichtung verbunden. Die Übertragungsgattereinrichtung verbindet die entsprechenden Bits von mindestens einem Testmuster mit einem Paar von Verbindungsleitungen, die mit mindestens einem Paar von Datenleitungen zu identifizieren sind, während der Schreibtätigkeit und trennt danach das Paar von Verbindungen von der Registereinrichtung und verbindet das Paar von Verbindungen mit einem weiteren Eingang der Vergleichseinrichtung während einer Schreibtätigkeit, wodurch die Vergleichseinrichtung einen Vergleich der in die Speicherzellen geschriebenen und aus ihnen gelesenen Daten vorsieht.

Gemäß einer anderen Ausführung der Erfindung weist die Halbleiterspeichereinrichtung eine Mehrzahl von Gruppen von Bitleitungen, eine Mehrzahl von Wortleitungen, eine Mehrzahl von Speicherzellen, eine Mehrzahl von Untereingangs-/-ausgangsleitungen, eine Eingangs-/Ausgangsleitung, eine Mehrzahl von ersten Schalteinrichtungen, eine Mehrzahl von zweiten Schalteinrichtungen, eine Mehrzahl von Halteeinrichtungen und eine Mehrzahl von Vergleichseinrichtungen auf.

Jede der Mehrzahl von Gruppen von Bitleitungen weist eine Mehrzahl von Bitleitungen auf. Die Mehrzahl von Wortleitungen sind die Mehrzahl von Bitleitungen schneidend angeordnet. Die Mehrzahl von Speicherzellen ist an den Schnittstellen der Mehrzahl von Bitleitungen mit der Mehrzahl von Wortleitungen entsprechend angeordnet. Jede der Mehrzahl von Untereingangs-/-ausgangsleitungen ist entsprechend der Mehrzahl von Gruppen von Bitleitungen vorgesehen. Es ist die Eingangs-/Ausgangsleitung gemeinsam mit der Mehrzahl von Untereingangs-/-ausgangsleitungen vorgesehen. Jede der Mehrzahl von ersten Schalteinrichtungen ist zwischen jede der Mehrzahl von Bitleitungen und der entsprechenden Untereingangs-/-ausgangsleitung verbunden. Jede der Mehrzahl von zweiten Schalteinrichtungen ist zwischen jede der Mehrzahl von Untereingangs-/-ausgangsleitungen und der Eingangs-/Ausgangsleitung verbunden. Jede der Mehrzahl von Halteeinrichtungen ist entsprechend mit jeder der Mehrzahl von Untereingangs-/-ausgangsleitungen vorgesehen und verstärkt Information auf der entsprechenden Untereingangs-/-ausgangsleitung und hält sie. Jede der Mehrzahl von Vergleichseinrichtungen ist entsprechend mit jeder der Mehrzahl von Untereingangs-/-ausgangsleitungen vorgesehen und bestimmt, ob die in der entsprechenden Halteeinrichtung gehaltene Information mit der Information auf der entsprechenden Untereingangs-/-ausgangsleitung übereinstimmt oder nicht.

In der erfindungsgemäßen Halbleiterspeichereinrichtung können Zufallsdaten durch die Eingangs-/Ausgangsleitung und die zweite Schalteinrichtung geschrieben und in der Mehrzahl von Halteeinrichtungen gehalten werden, die an der Mehrzahl von Untereingangs-/-ausgangsleitungen vorgesehen sind. Die in der Mehrzahl von Halteeinrichtungen gehaltenen Daten können gleichzeitig in eine Zeile von Speicherzellen geschrieben werden, die mit einer ausgewählten Wortleitung durch die Mehrzahl von ersten Schalteinrichtungen verbunden sind. Zusätzlich können die in einer Zeile von mit einer ausgewählten Wortleitung verbundenen Speicherzellen gespeicherten Daten gleichzeitig auf die Mehrzahl von Untereingangs-/-ausgangsleitungen durch die Mehrzahl von ersten Schalteinrichtungen ausgelesen werden. Zu dem Zeitpunkt des Testens werden die auf die Mehrzahl von Untereingangs-/-ausgangsleitungen ausgelesenen Daten mit den in der Mehrzahl von Halteeinrichtungen gehaltenen erwarteten Daten verglichen.

Gemäß der Erfindung sind nur die Halteeinrichtungen und die Vergleichseinrichtungen als zusätzliche Schaltungen vorgesehen, so daß ein Leitungstest auf der Grundlage von zufälligen Testdaten durchgeführt werden kann. Somit kann ein zuverlässiger Leitungstest bei verringerter Testzeit durchgeführt werden.

Gemäß einer anderen Ausführung der Erfindung weist die Halbleiterspeichereinrichtung weiterhin eine Mehrzahl von dritten Schalteinrichtungen auf. Jede der Mehrzahl von dritten Schalteinrichtungen ist zwischen die Mehrzahl von Halteeinrichtungen und der entsprechenden Untereingangs-/-ausgangsleitung verbunden.

Daher kann die Mehrzahl von Halteeinrichtungen unabhängig von der Tätigkeit zum Schreiben und Lesen der Daten in die und aus den Speicherzellen tätig sein. Somit führt die Mehrzahl von Halteeinrichtungen eine Vielfachfunktion aus.

Nach einer anderen Ausführungsform der Erfindung weist die Halbleiterspeichereinrichtung weiterhin eine Redundanzschaltung und eine Redundanzschaltungsaktivierungseinrichtung auf. Die Redundanzschaltungsaktivierungseinrichtung weist ein Verbindungselement auf und reagiert auf das Vorhandensein oder die Abwesenheit der Verbindung des Verbindungselementes zum Ersetzen der Redundanzschaltung durch irgendeine der Mehrzahl von Untereingangs-/-ausgangsleitungen und einer Gruppe von Bitleitungen, Halteeinrichtungen und Vergleichseinrichtungen, die entsprechend der Untereingangs-/-ausgangsleitung vorgesehen sind. Somit kann die Ausbeute der Halbleitereinrichtung durch die Redundanzschaltung verbessert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfindung an Hand der Figuren. Von den Figuren zeigt

Fig. 1 ein Schaltdiagramm einer Anordnung einer herkömmlichen Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip;

Fig. 2 eine schematische Darstellung eines Speicherfeldes in der in Fig. 1 gezeigten Halbleiterspeichereinrichtung;

Fig. 3 ein Blockdiagramm der gesamten Anordnung einer Halbleiterspeichereinrichtung mit einer erfindungsgemäßen Testschaltung auf dem Chip;

Fig. 3A ein Diagramm zum Erklären einer hierarchischen Anordnung von Datenbusleitungen;

Fig. 4A ein Diagramm einer Struktur des Hauptabschnittes eines Speicherfeldes in der in Fig. 3 gezeigten Halbleiterspeichereinrichtung;

Fig. 4B ein Diagramm einer anderen Anordnung eines Speicherfeldes der in Fig. 3 gezeigten Halbleiterspeichereinrichtung;

Fig. 5 ein Schaltdiagramm einer Anordnung eines in Fig. 4 gezeigten Leitungstestregisters;

Fig. 6 ein Zeitdiagramm zum Erklären einer gewöhnlichen Lesetätigkeit in der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 7 ein Zeitdiagramm zum Erklären einer gewöhnlichen Schreibtätigkeit in der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 8 ein Zeitdiagramm zum Erklären einer Tätigkeit zum Schreiben von erwarteten Daten in Register in der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 9 ein Zeitdiagramm zum Erklären einer Übereinstimmungstätigkeit in der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung;

Fig. 10 ein Flußdiagramm zum Erklären eines Leitungstestmodus;

Fig. 11A ein typisches Diagramm zum Erklären einer Tätigkeit zum Schreiben von in den Registern gehaltenen Zufallsdaten in eine Zeile von Speicherzellen;

Fig. 11B ein typisches Diagramm zum Erklären einer Tätigkeit zum Erfassen einer Übereinstimmung von aus einer Zeile von Speicherzellen gelesenen Daten und in Registern gehaltenen erwarteten Daten;

Fig. 12A ein ein Beispiel von einem Muster von Testdaten zeigendes Diagramm;

Fig. 12B ein Diagramm zum Erklären von Testzeit eines Testes, der auf einem Muster besteht, das als Schachbrett bezeichnet wird;

Fig. 13 ein Schaltdiagramm einer Anordnung eines Hauptabschnittes einer Halbleiterspeichereinrichtung mit einer anderen erfindungsgemäßen Testschaltung auf dem Chip;

Fig. 14 ein Schaltdiagramm einer Anordnung eines Hauptabschnittes einer Halbleiterspeichereinrichtung mit einer weiteren erfindungsgemäßen Testschaltung auf dem Chip;

Fig. 15 ein Schaltdiagramm einer Anordnung eines Hauptabschnittes einer Halbleiterspeichereinrichtung mit einer weiteren erfindungsgemäßen Testschaltung auf dem Chip;

Fig. 16 ein Diagramm einer Anordnung einer Schaltung zum Erzeugen eines Redundanzschaltungsaktivierungssignales;

Fig. 17 ein Zeitablaufdiagramm eines Steuersignales zum Aktivieren der in Fig. 16 gezeigten Schaltung;

Fig. 18 ein Schaltdiagramm einer Anordnung eines Hauptabschnittes einer Halbleiterspeichereinrichtung mit einer anderen erfindungsgemäßen Ausführungsform der Testschaltung auf dem Chip; und

Fig. 19 ein Schaltdiagramm einer Anordnung eines Hauptabschnittes einer Halbleiterspeichereinrichtung mit einer weiteren erfindungsgemäßen Ausführungsform der Testschaltung auf dem Chip.

Fig. 3 ist ein Blockdiagramm, das die gesamte Anordnung einer Halbleiterspeichereinrichtung zeigt, die eine Testschaltung auf dem Chip (On-chip-Testschaltung) gemäß einer Ausführungsform der Erfindung aufweist. Zusätzlich zeigt Fig. 4A ein Diagramm einer Anordnung eines Hauptabschnittes eines Speicherfeldes, das in der in Fig. 3 gezeigten Halbleiterspeichereinrichtung enthalten ist.

Wie in Fig. 3 gezeigt ist, weist ein Speicherfeld 1 eine Mehrzahl von Untereingans-/-ausgangsleitungspaaren auf, die in einer Mehrzahl von Spalten angeordnet sind. Eine Mehrzahl von Bitleitungspaaren ist entsprechend zu jeder der Mehrzahl von Untereingangs-/-ausgangsleitungspaaren vorgesehen. In Fig. 3 sind nur ein Untereingangs-/-ausgangsleitungspaar (im folgenden als Unter-I/O-Leitungspaar bezeichnet) SIO 1 und und zwei Bitleitungspaare BL 1, und BL 2, , die entsprechend dazu vorgesehen sind, gezeigt.

In Fig. 4A sind nur zwei Unter-I/O-Leitungspaare SIO 1, und SIO 2, gezeigt. Zusätzlich sind nur drei Bitleitungspaare BL 1, bis BL 3, , die entsprechend zu den Unter-I/O-Leitungspaaren SIO 1 und vorgesehen sind, gezeigt, und nur drei Bitleitungspaare BL 4, bis BL 6, sind gezeigt, die entsprechend zu dem Unter-I/O-Leitungspaar SIO 2 und vorgesehen sind. Ein Leseverstärker SA ist mit jedem der Bitleitungspaare BL 1, bis BL 6, verbunden. Der Leseverstärker SA wird als Reaktion auf ein Leseverstärkeraktivierungssignal Φ s betrieben.

Zusätzlich sind die Bitleitungen BL 1 und entsprechend mit den Unter-I/O-Leitungen SIO 1 und durch Schalter S 1 verbunden. Ähnlich sind die Bitleitungspaare BL 2, und BL 3, entsprechend mit den Unter-I/O-Leitungspaaren SIO 1 und durch Schalter S 2 und Schalter S 3 verbunden. Zusätzlich sind die Bitleitungspaare BL 4, , BL 5, und BL 6, entsprechend mit den Unter-I/O-Leitungspaaren SIO 2 und über Schalter S 4, Schalter S 5 und Schalter S 6 verbunden. Ein Schaltsignal SW 1 wird an die Schalter S 1 und S 4 angelegt, ein Schaltsignal SW 2 wird an die Schalter S 2 und S 5 angelegt, und ein Schaltsignal SW 3 wird an die Schalter S 3 und S 6 angelegt.

Eine Mehrzahl von Wortleitungen ist die Bitleitungspaare BL 1, bis BL 6, schneidend angeordnet. In Fig. 4A ist nur eine einzelne Wortleitung WL, die die Bitleitungspaare BL 1, und BL 4, schneidet, gezeigt. Eine Speicherzelle MC 1 ist an dem Schnittpunkt der Wortleitung WL und der Bitleitung BL 1 vorgesehen, und eine Speicherzelle MC 2 ist an dem Schnittpunkt der Wortleitung WL und der Bitleitung BL 4 vorgesehen. Weiter sind die Unter-I/O-Leitungspaare SIO 1, und SIO 2, entsprechend mit einem Eingangs-/Ausgangsleitungspaar I/O und durch Leitungstestregister 70 verbunden. Die Mehrzahl von Leitungstestregistern 70 stellen einen Leitungstestregisterabschnitt 7 dar.

In dieser Halbleiterspeichereinrichtung weisen die Datenbusleitungen zum Eingeben/Ausgeben von Daten in die/aus den Speicherzellen eine hierarchische Struktur mit einem Eingangs-/Ausgangsleitungspaar, einer Mehrzahl von Unter-I/O-Leitungspaaren und einer Mehrzahl von Bitleitungspaaren auf, wie in Fig. 3A gezeigt ist.

Wie in Fig. 3 gezeigt ist, legt ein Adreßpuffer/Vordecoder (im folgenden nur einfach als Adreßpuffer bezeichnet) 2 ein von außen angelegtes Adreßsignal zu vorbestimmten Zeitpunkten an einen Zeilendecoder 3 an. Zusätzlich legt der Adreßpuffer 2 das von außen angelegte Adreßsignal an einen Spaltendecoder 4 zu vorbestimmten Zeitpunkten an. Weiterhin legt der Adreßpuffer 2 Schaltsignale SW 1 bis SWn als Reaktion auf das von außen angelegte Adreßsignal an. Der Zeilendecoder 3 wählt eine beliebige der Wortleitungen in dem Speicherfeld 1 als Reaktion auf das Adreßsignal aus. Der Spaltendecoder 4 wählt ein beliebiges der Unter-I/O-Leitungspaare in dem Speicherfeld 1 als Reaktion auf das Adreßsignal aus, verbindet dieses mit einem Eingangs-/Ausgangsleitungspaar I/O und . Die von dem Speicherfeld 1 ausgelesenen Daten werden als Ausgangsdaten Dout nach außen durch das Eingangs-/Ausgangsleitungspaar I/O und und einen Eingangs-/Ausgangspuffer 8 ausgegeben. Zusätzlich werden von außen angelegte Eingangsdaten Din in das Speicherfeld 1 durch den Eingangs-/Ausgangspuffer 8 und die Eingangs-/Ausgangsleitungspaare I/O und eingeschrieben.

Ein Komparatorabschnitt 5 und ein Registerabschnitt 6 sind zwischen dem Speicherfeld 1 und dem Spaltendecoder 4 vorgesehen. Der Komparatorabschnitt 5 und der Registerabschnitt 6 stellen einen Leitungstestregisterabschnitt 7 dar, wie er in Fig. 4A gezeigt ist.

Ein Taktgenerator 9 erzeugt verschiedene Steuersignale zum Steuern von jedem Abschnitt als Reaktion auf den Empfang eines Zeilenadreßtaktsignales RAS, eines Spaltenadreßtaktsignales CAS, eines Schreibfreigabesignales WE, eines Testfreigabesignales TE, die von außen angelegt werden, und eines Adreßübergangsnachweissignales ATD, das von dem Adreßpuffer 2 angelegt ist. Mittlerweile kann eine herkömmliche Halbleiterspeichereinrichtung großer Kapazität eine Redundanzschaltung aufweisen, die eine zusätzliche Spalte 1 a, einen zusätzlichen Komparator 5 a, ein zusätzliches Register 6 a und einen zusätzlichen Spaltendecoder 4 a zum Verbessern der Ausbeute enthält.

Fig. 4B ist ein Diagramm, das ein anderes Beispiel einer Anordnung eines Speicherfeldes zeigt, wie es in der in Fig. 3 gezeigten Halbleiterspeichereinrichtung vorhanden ist.

In Fig. 4B ist nur ein einzelnes Unter-I/O-Leitungspaar SIO 1 und gezeigt. Zwei Bitleitungspaare BL 1 und und BL 2 und sind benachbart zueinander zwischen den Unter-I/O-Leitungen SIO 1 und angeordnet. Leseverstärker SA, die mit den Bitleitungspaaren BL 1 und und BL 2 und verbunden sind, sind benachbart zueinander angeordnet. Jeder der Schalter S 1 und S 2 weist einen N-Kanal-MOS-Transistor auf. Die Strukturen der anderen Abschnitte sind die gleichen wie die in Fig. 4A gezeigten.

Fig. 5 ist ein Schaltdiagramm, das eine Struktur des in Fig. 4A gezeigten Leitungstestregisterabschnittes 7 zeigt. Wie in Fig. 5 gezeigt ist, weist jedes der Leitungstestregister 70 einen Komparator 50 und ein Register 60 auf. Der Komparator 50 weist N-Kanal-MOS-Transistoren Q 15 bis Q 18 auf. Knotenpunkte N 11 und N 12 in dem Komparator 50 sind entsprechend mit den Unter-I/O-Leitungen SIO 1 und durch N-Kanal-MOS-Transistoren Q 11 und Q 12 verbunden. Ein Knotenpunkt N 13 in dem Komparator 50 ist mit der Unter-I/O-Leitung SIO 1 durch den Transistor Q 15 und einen N-Kanal-MOS-Transistor Q 13 und mit der Unter-I/O-Leitung durch den Transistor Q 16 und einen N-Kanal-MOS-Transistor Q 14 verbunden. Zusätzlich ist der Transistor Q 18 zwischen einer Vergleichsleitung ML und dem Massepotential geschaltet. Das Gate des Transistors Q 18 ist mit dem Knotenpunkt N 13 verbunden. Somit ist der Knotenpunkt N 13 mit der Vergleichsleitung ML auf eine verdrahtete ODER-Weise verbunden. Der Transistor Q 17 ist zwischen dem Knotenpunkt N 13 und dem Massepotential geschaltet. Die Gates der Transistoren Q 11 und Q 12 empfangen ein Steuersignal Φ 1, und die Gates der Transistoren Q 13 und Q 14 empfangen ein Steuersignal Φ 2. Weiterhin empfängt das Gate des Transistors Q 17 ein Steuersignal Φ 3. Die Transistoren Q 15 und Q 16 stellen eine exklusive ODER-Schaltung (Antivalenzschaltung) dar.

Das Register 60 enthält N-Kanal-MOS-Transistoren Q 19 und Q 21 und P-Kanal-MOS-Transistoren Q 20 und Q 22, die entsprechend kreuzweise zwischen die Knotenpunkte N 11 und N 12 geschaltet sind. Ein Steuersignal Φ 4 wird an einen Knotenpunkt N 14 in dem Register 60 angelegt, und ein Steuersignal Φ 5 wird an einen Knotenpunkt N 15 darin angelegt.

Andererseits sind die Knotenpunkte N 11 und N 12 entsprechend mit Eingangs-/Ausgangsleitungen I/O und über N-Kanal-MOS-Transistoren Q 51 und Q 52 verbunden. Die Gates der Transistoren Q 51 und Q 52 empfangen ein Spaltenauswahlsignal Y _i von dem in Fig. 3 gezeigten Spaltendecoder 4.

Die Strukturen des Komparators 50 und des Registers 60, die mit einem Unter-I/O-Leitungspaar SIO 2 und verbunden sind, sind die gleichen wie die, die mit dem Unter-I/O-Leitungspaar SIO 1 und verbunden sind. Jedoch wird das Spaltenauswahlsignal Y _{i + 1} von dem Spaltendecoder 4 an die Gates der Transistoren Q 51 und Q 52 angelegt, die dem Unter-I/O-Leitungspaar SIO 2 und entsprechen. Die Steuersignale Φ 1 bis Φ 5 werden von dem in Fig. 3 gezeigten Taktgenerator 9 erzeugt.

Bezugnehmend auf die Zeitablaufdiagramme der Fig. 6 bis 9 wird jetzt die Tätigkeit der in den Fig. 3 bis 5 gezeigten Halbleiterspeichereinrichtung beschrieben.

Fig. 6 zeigt ein Zeitablaufdiagramm zum Darstellen der normalen Lesetätigkeit in der Halbleiterspeichereinrichtung.

Wenn das Steuersignal Φ 1 auf den "H"-Pegel angehoben wird, werden die Transistoren Q 11 und Q 12 eingeschaltet. Folglich wird jedes der Unter-I/O-Leitungspaare SIO 1, und SIO 2, mit den entsprechenden Knotenpunkten N 11 und N 12 verbunden. Wenn dann ein Potential auf der Wortleitung WL auf den "H"-Pegel gehoben wird, werden die in der Speicherzelle MC 1 gespeicherten Daten auf die Bitleitung BL 1 ausgelesen, und die in der Speicherzelle MC 2 gespeicherten Daten werden auf die Bitleitung BL 4 (in Fig. 4A) ausgelesen. Folglich werden die Potentiale auf den Bitleitungen BL 1 und BL 4 geändert. Wenn ein Leseverstärkeraktivierungssignal Φ s auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA betrieben. Folglich werden die Potentialdifferenzen zwischen dem Bitleitungspaar BL 1 und bzw. zwischen dem Bitleitungspaar BL 4 und verstärkt.

Wenn dann das Schaltsignal SW 1 auf den "H"-Pegel angehoben wird, werden die Schalter S 1 und S 4 eingeschaltet, so daß die Bitleitungspaare BL 1, und BL 4, entsprechend mit den Unter-I/O-Leitungspaaren SIO 1, und SIO 2, verbunden werden. Zusätzlich wird das Spaltenauswahlsignal Y _i auf den "H"-Pegel angehoben, so daß das Unter-I/O-Leitungspaar SIO 1 und mit dem Eingangs-/Ausgangsleitungspaar I/O und verbunden wird. Folglich werden die Daten auf dem Bitleitungspaar BL 1 und auf das Eingangs-/Ausgangsleitungspaar I/O und durch das Unter-I/O-Leitungspaar und die Knotenpunkte N 11 und N 12 übertragen. Zu dem Zeitpunkt werden die Steuersignale Φ 4 und Φ 5 entsprechend auf die "L"- und "H"-Pegel geändert. Als Resultat wird die Potentialdifferenz zwischen den Knotenpunkten N 11 und N 12 verstärkt. In diesem Falle dient das Register 60 als ein Verstärker.

Auf die obenbeschriebene Weise werden die in der Speicherzelle MC 1 gespeicherten Daten auf das Eingangs-/Ausgangsleitungspaar I/O und ausgelesen.

Fig. 7 ist ein Zeitablaufdiagramm zum Erläutern der normalen Schreibtätigkeit in dieser Halbleiterspeichereinrichtung. Es sei angenommen, daß Daten von der Speicherzelle MC 1 ausgelesen sind und dann die invertierten Daten der ausgelesenen Daten in die Speicherzelle MC 1 eingeschrieben werden.

Zuerst wird das Steuersignal Φ 1 auf den "H"-Pegel gehoben. Folglich wird jedes der Unter-I/O-Leitungspaare SIO 1, und SIO 2, mit den entsprechenden Knotenpunkten N 11 und N 12 verbunden. Wenn ein Potential auf der Wortleitung WL auf den "H"-Pegel angehoben wird, werden die in der Speicherzelle MC 1 gespeicherten Daten auf die Bitleitung BL 1 ausgelesen, und die in der Speicherzelle MC 2 gespeicherten Daten werden auf die Bitleitung BL 4 ausgelesen. Wenn das Leseverstärkeraktivierungssignal Φ s auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA betätigt. Folglich werden die Potentialunterschiede zwischen dem Bitleitungspaar BL 1 und bzw. zwischen dem Bitleitungspaar BL 4 und verstärkt.

Wenn dann das Schaltsignal SW 1 auf den "H"-Pegel gehoben wird, wird das Bitleitungspaar BL 1 und mit dem Unter-I/O-Leitungspaar SIO 1 und verbunden, und das Bitleitungspaar BL 4 und wird mit dem Unter-I/O-Leitungspaar SIO 2 und verbunden. Wenn die Steuersignale Φ 4 bzw. Φ 5 auf den "L"- und "H"-Pegel geändert werden, werden die Register 60 aktiviert. Folglich werden die Differentialunterschiede zwischen dem Unter-I/O-Leitungspaar SIO 1 und bzw. dem Unter-I/O-Leitungspaar SIO 2 und verstärkt. In diesem Falle dient jedes der Register 60 als ein Verstärker.

Auf die obenbeschriebene Weise werden die in der Speicherzelle MC 1 gespeicherten Daten auf das Unter-I/O-Leitungspaar SIO 1 und ausgelesen, und die in der Speicherzelle MC 2 gespeicherten Daten werden auf das Unter-I/O-Leitungspaar SIO 2 und ausgelesen.

Andererseits werden komplementäre Daten an das Eingangs-/Ausgangsleitungspaar I/O und angelegt. Es sei hier angenommen, daß die invertierten Daten der von der Speicherzelle MC 1 ausgelesenen Daten angelegt werden. Wenn das Steuersignal Φ 1 auf den "L"-Pegel gesenkt wird, werden die Unter-I/O-Leitungspaare SIO 1, und SIO 2, von den entsprechenden Knotenpunkten N 11 und N 12 getrennt. Wenn zusätzlich das Schaltsignal SW 1 auf den "L"-Pegel gesenkt wird, wird das Bitleitungspaar BL 1 und von dem Unter-I/O-Leitungspaar SIO 1 und getrennt, und das Bitleitungspaar BL 4 und wird von dem Unter-I/O-Leitungspaar SIO 2 und getrennt.

Die Steuersignale Φ 4 und Φ 5 werden auf ein mittleres Potential des Spannungsversorgungspotentiales zurückgebracht, und das Spaltenauswahlsignal Y _i nimmt den "H"-Pegel an, und das Steuersignal Φ 1 nimmt den "H"-Pegel an. Folglich wird das Unter-I/O-Leitungspaar SIO 1 und mit dem Eingangs-/Ausgangsleitungspaar I/O und durch die Knotenpunkte N 11 und N 12 verbunden. Als Resultat werden die Daten auf dem Eingangs-/Ausgangsleitungspaar I/O und entsprechend zu dem Unter-I/O-Leitungspaar SIO 1 und durch die Knotenpunkte N 11 und N 12 übertragen. Wenn die Steuersignale Φ 4 bzw. Φ 5 auf den "L"- und "H"-Pegel geändert werden, wird eine Potentialdifferenz zwischen dem Unter-I/O-Leitungspaar SIO 1 und verstärkt.

Wenn das Schaltsignal SW 1 auf den "H"-Pegel angehoben wird, wird das Bitleitungspaar BL 1 und mit dem Unter-I/O-Leitungspaar SIO 1 und verbunden. Folglich werden die Daten auf dem Unter-I/O-Leitungspaar SIO 1 und zu dem Bitleitungspaar BL 1 und übertragen. Als Resultat werden die Daten auf dem Bitleitungspaar BL 1 und invertiert, so daß invertierte Daten in die Speicherzelle MC 1 geschrieben werden.

Fig. 8 ist ein Zeitablaufdiagramm zum Erläutern einer Schreibtätigkeit erwarteter Daten in die Register 60 in dieser Halbleiterspeichereinrichtung.

Zuerst wird ein Potential auf der Wortleitung WL auf den "H"-Pegel gehoben. Folglich werden in der Speicherzelle MC 1 gespeicherte Daten auf die Bitleitung BL 1 ausgelesen, und in der Speicherzelle MC 2 gespeicherte Daten werden auf die Bitleitung BL 4 ausgelesen. Wenn das Leseverstärkeraktivierungssignal Φ s auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA betätigt, so daß Potentialunterschiede zwischen dem Bitleitungspaar BL 1 und und zwischen dem Bitleitungspaar BL 4 und entsprechend verstärkt werden. Da das Schaltsignal SW 1 zu diesem Zeitpunkt auf dem "L"-Pegel ist, sind die Bitleitungspaare BL 1, bzw. BL 4, von den Unter-I/O-Leitungspaaren SIO 1, bzw. SIO 2, getrennt. Da zusätzlich das Steuersignal Φ 1 auf dem "L"-Pegel ist, sind die Unter-I/O-Leitungspaare SIO 1, bzw. SIO 2, von den entsprechenden Knotenpunkten N 11 und N 12 getrennt.

Dann werden komplementäre erwartete Daten an das Eingangs-/Ausgangsleitungspaar I/O und angelegt. Wenn das Spaltenauswahlsignal Y _i auf den "H"-Pegel gehoben wird, werden die dem Unter-I/O-Leitungspaar SIO 1 und entsprechenden Knotenpunkte N 11 und N 12 mit dem Eingangs-/Ausgangsleitungspaar I/O und verbunden. Folglich werden die erwarteten Daten auf dem Eingangs-/Ausgangsleitungspaar I/O und zu den Knotenpunkten N 11 und N 12 übertragen. Wenn die Steuersignale Φ 4 und Φ 5 entsprechend zu den "L"- und "H"-Pegeln geändert werden, werden die Register 60 aktiviert. Folglich wird ein Potentialunterschied zwischen den Knotenpunkten N 11 und N 12 verstärkt. Als Resultat werden Daten auf den Knotenpunkten N 11 und N 12 in dem entsprechenden Register 60 gehalten. Wenn das Spaltenauswahlsignal Y _i auf den "L"-Pegel gesenkt wird, werden die Knotenpunkte N 11 und N 12 von dem Eingangs-/Ausgangsleitungspaar I/O und getrennt.

Dann werden neue erwartete Daten an das Eingangs-/Ausgangsleitungspaar I/O und angelegt. Wenn das Spaltenauswahlsignal Y _{i + 1} auf den "H"-Pegel gehoben wird, werden die dem Unter-I/O-Leitungspaar SIO 2 und entsprechenden Knotenpunkte N 11 und N 12 mit dem Eingangs-/Ausgangsleitungspaar I/O und verbunden. Folglich werden die erwarteten Daten auf dem Eingangs-/Ausgangsleitungspaar I/O und zu den Knotenpunkten N 11 und N 12 übertragen. Wenn das Steuersignal Φ 4 bzw. Φ 5 sich zu dem "L"- und "H"-Pegel ändert, werden die Register 60 aktiviert. Folglich wird eine Potentialdifferenz zwischen den Knotenpunkten N 11 und N 12 verstärkt. Als Resultat werden die erwarteten Daten in dem entsprechenden Register 60 gehalten. Wenn das Spaltenauswahlsignal Y _{i + 1} auf den "L"-Pegel gesenkt wird, werden die Knotenpunkte N 11 und N 12 von dem Eingangs-/Ausgangsleitungspaar I/O und getrennt.

Auf die obenbeschriebene Weise werden die erwarteten Daten in jedes der Register 60 geschrieben. In diesem Fall dient jedes der Register 60 als eine Verriegelungsschaltung (Latch-Schaltung). Somit ist eine Auffrischtätigkeit in bezug auf die Speicherzellen MC 1 und MC 2 durchgeführt.

Fig. 9 ist ein Zeitablaufdiagramm zum Erläutern einer Vergleichstätigkeit bei dieser Halbleiterspeichereinrichtung. In diesem Falle ist die Vergleichsleitung ML auf den "H"-Pegel zuvor aufgeladen.

Zuerst wird ein Potential auf der Wortleitung WL auf den "H"-Pegel gehoben. Folglich werden in der Speicherzelle MC 1 gespeicherte Daten auf die Bitleitung BL 1 ausgelesen, und in der Speicherzelle MC 2 gespeicherte Daten werden auf die Bitleitung BL 4 ausgelesen. Wenn das Leseverstärkeraktivierungssignal Φ s auf den "H"-Pegel gehoben wird, werden die Leseverstärker SA betätigt. Folglich werden die Potentialunterschiede zwischen dem Bitleitungspaar BL 1 und bzw. dem Bitleitungspaar BL 4 und verstärkt. Wenn das Schaltsignal SW 1 auf den "H"-Pegel gehoben wird, wird das Bitleitungspaar BL 1 und mit dem Unter-I/O-Leitungspaar SIO 1 und verbunden, und das Bitleitungspaar BL 4 und wird mit dem Unter-I/O-Leitungspaar SIO 2 und verbunden. Folglich werden die aus der Speicherzelle MC 1 ausgelesenen Daten auf das Unter-I/O-Leitungspaar SIO 1 und übertragen, und die aus der Speicherzelle MC 2 ausgelesenen Daten werden auf das Unter-I/O-Leitungspaar SIO 2 und übertragen.

Dann wird das Steuersignal Φ 3 auf den "L"-Pegel gesenkt. Folglich wird der Transistor Q 17 in jedem der Komparatoren 50 abgeschaltet. Zusätzlich wird das Steuersignal Φ 2 auf den "H"-Pegel gehoben. Folglich werden die Transistoren Q 13 und Q 14 eingeschaltet, so daß die Unter-I/O-Leitungspaare SIO 1, bzw. SIO 2, mit den entsprechenden Komparatoren 50 verbunden werden.

Wenn die aus der Speicherzelle MC 1 auf das Unter-I/O-Leitungspaar SIO 1 und ausgelesenen Daten mit den in den Knotenpunkten N 11 und N 12 durch die entsprechenden Register 60 gehaltenen Daten übereinstimmen, wird das Potential des Knotenpunktes N 13 auf den "L"-Pegel gehen. Daher bleibt der Transistor Q 18 abgeschaltet. Ähnlich, wenn die aus der Speicherzelle MC 2 auf das Unter-I/O-Leitungspaar SIO 2 und ausgelesenen Daten den in den Knotenpunkten N 11 und N 12 durch das entsprechende Register 60 gehaltenen Daten entsprechen, bleibt der entsprechende Transistor Q 18 abgeschaltet. Somit bleibt die Vergleichsleitung ML auf dem "H"-Pegel.

Wenn jedoch die aus der Speicherzelle MC 1 auf das Unter-I/O-Leitungspaar SIO 1 und ausgelesenen Daten nicht mit den in den entsprechenden Knoten N 11 und N 12 gehaltenen erwarteten Daten übereinstimmen, geht das Potential des Knotenpunktes 13 auf den "H"-Pegel, was durch die unterbrochene Linie gekennzeichnet ist. Daher wird der Transistor Q 18 eingeschaltet, so daß die Vergleichsleitung ML so entladen wird, daß deren Potential auf den "L"-Pegel übergeht, was durch die unterbrochene Linie gekennzeichnet ist. Ähnlich, wenn die aus der Speicherzelle MC 2 auf das Unter-I/O-Leitungspaar SIO 2 und ausgelesenen Daten nicht mit den in den entsprechenden Knotenpunkten N 11 und N 12 gehaltenen erwarteten Daten übereinstimmen, wird die Vergleichsleitung ML so entladen, daß ihr Potential auf den "L"-Pegel übergeht. Genauer gesagt, die Vergleichsleitung ML ist mit allen Leitungstestregistern 70 in einer ODER-Weise verbunden. Wenn somit mindestens eine Zeile von Speicherzellen, die mit einer einzelnen Wortleitung verbunden ist, defekt ist, geht das Potential auf der Vergleichsleitung ML auf den "L"-Pegel. Andererseits, wenn alle einer Zeile von Speicherzellen, die mit einer einzelnen Wortleitung verbunden sind, normal sind, bleibt das Potential auf der Vergleichsleitung ML auf dem "H"-Pegel.

Wie zuvor beschrieben ist, dient bei dieser Halbleiterspeichereinrichtung jedes der Register 60 als ein Vorverstärker für ein Unter-I/O-Leitungspaar zu dem Zeitpunkt der gewöhnlichen Lese- und Schreibtätigkeit, während sie als Datenverriegelung zum Halten von erwarteten Daten zum Zeitpunkt des Testens dienen.

Da der Registerabschnitt 6, der die Mehrzahl von Registern 60 enthält, Zufallsdaten halten kann, können Zufallsdaten als erwartete Daten benutzt werden. Somit kann ein Leitungstest auf der Basis von zufälligen Testdaten durchgeführt werden.

Unter Bezugnahme auf die Fig. 10 bis 12 wird jetzt ein Leitungstestmodus dieser Halbleiterspeichereinrichtung beschrieben.

Wie in Fig. 11A gezeigt ist, werden Zufallsdaten in Register 60 geschrieben (in dem in Fig. 10 gezeigten Schritt S 1). Dann werden die in Registern 60 gehaltenen Daten auf eine Zeile von Speicherzellen MC 1 bis MC 4 übertragen, die mit einer einzelnen Wortleitung WL verbunden sind (in dem Schritt S 2). Die Tätigkeit des Schrittes S 2 wird unter Bezugnahme auf alle Wortleitungen durchgeführt. Folglich werden Daten in alle Speicherzellen geschrieben.

Wie in Fig. 11B gezeigt ist, werden Daten, die von einer Zeile von Speicherzellen MC 1 bis MC 4, die mit einer einzelnen Wortleitung WL verbunden sind, mit Daten (erwartete Daten) verglichen, die in den Registern 60 in den Komparatoren 50 gehalten werden (in dem Schritt S 3). In Fig. 11B ist angenommen, daß der Wert "0", der in die Speicherzelle MC 2 geschrieben ist, zu "1" invertiert wird, da die Speicherzelle MC 2 defekt ist. In diesem Fall wird die Vergleichsleitung ML durch den entsprechenden Komparator 50 so entladen, daß das Potential darauf den "L"-Pegel annimmt. Die Tätigkeit in dem Schritt S 3 wird unter Bezug auf alle Wortleitungen durchgeführt. Somit werden in allen Speicherzellen gespeicherte Daten getestet.

Auf die obenbeschriebene Weise kann ein auf zufälligen Testdaten beruhender Leitungstest durchgeführt werden. Somit kann die Musterempfindlichkeit oder ähnliches durch willkürliches Setzen eines Musters von Testdaten überprüft werden. Genauer gesagt, ein Lecken zwischen benachbarten Speicherzellen oder ähnliches kann entdeckt werden, indem verschiedene Daten in benachbarte Speicherzellen geschrieben werden. Es braucht jedoch eine längere Zeit, Daten in eine Speicherzelle zu schreiben oder aus ihr zu lesen, als Daten in ein Register 60 zu schreiben. In der obenbeschriebenen Ausführungsform werden Daten simultan von den Registern 60 in eine Mehrzahl von mit einer einzelnen Wortleitung verbundenen Speicherzellen geschrieben. Zusätzlich werden Daten simultan von einer Mehrzahl von mit einer einzelnen Wortleitung verbundenen Speicherzellen ausgelesen, und die Daten werden simultan mit den in den Registern 60 gehaltenen erwarteten Daten verglichen. Somit kann ein auf Zufallsdaten beruhender Test für eine kurze Zeit durchgeführt werden. Obwohl in dem in den Fig. 10 bis 11B gezeigten Beispiel Daten des gleichen Musters in die entsprechenden Zeilen geschrieben werden, können Daten verschiedenen Musters in die entsprechenden Zeilen geschrieben werden.

Im folgenden soll die für einen auf den Testdaten eines Musters, wie es in Fig. 12A gezeigt ist, basierenden Test benötigte Testzeit bestimmt werden.

Es sei angenommen, daß eine Zykluszeit t _c ist. Die zum Schreiben der Daten "0111011" in m-Bit-Register 60 benötigte Zeit beträgt t _c m. Die zum Schreiben der in den Registern 60 gespeicherten m-Bit-Daten in n Zeilen in einem Speicherfeld 1 benötigte Zeit beträgt t _c n. Die zum Auslesen von in allen Zeilen in dem Speicherfeld 1 gespeicherten Daten und Vergleichen derselben mit den in den Registern 60 gespeicherten m-Bit-Daten benötigte Zeit beträgt t _c n. Somit ergibt sich die Testzeit T 1 wie folgt:

T 1 = t _c · m + t _c · n + t _c · n
   = t _c (m + 2n).

Falls m gleich n ist, beträgt die Testzeit T 1 gerade 3nt _c .

In dem Fall eines Testes, der ein Testmuster benutzt, das als Schachbrett bezeichnet wird, wird das Datenschreiben wie in Fig. 12B gezeigt durchgeführt.

Zuerst werden die Daten "010101" in die Register 60 geschrieben. Dann werden die in den Registern 60 gespeicherten Daten "010101" in abwechselnden Zeilen in das Speicherfeld 1 geschrieben. Danach werden die durch Invertieren der Daten "010101" erzielten Daten "101010" in die Register 60 geschrieben. Dann werden die in den Registern 60 gespeicherten Daten "101010" in die verbleibenden abwechselnden Zeilen in dem Speicherfeld 1 geschrieben.

Erwartete Daten "010101" werden in die Register 60 geschrieben. Dann werden die Daten in den abwechselnden Zeilen in dem Speicherfeld 1 nacheinander ausgelesen und mit den erwarteten Daten in den Registern 60 verglichen. Danach werden erwartete Daten "101010" in die Register 60 geschrieben. Dann werden die in den verbleibenden abwechselnden Zeilen in dem Speicherfeld 1 vorhandenen Daten nacheinander ausgelesen und mit den erwarteten Daten in den Registern 60 verglichen.

Die Testzeit T 2 für den obenbeschriebenen Fall ergibt sich wie folgt:

T 2 = t _c · m + t _c · (n/2)
   + t _c · m + t _c · (n/2)
   + t _c · m + t _c · (n/2)
   + t _c · m + t _c · (n/2)
   = t _c (4m + 2n).

Falls m gleich n ist, beträgt die Testzeit T 2 gerade 6nt _c . Bei einem herkömmlichen Testverfahren beträgt die Testzeit T 3 jedoch wie folgt:

T 3 = t _c (m · n) · 2.

Falls m gleich n ist, beträgt die Testzeit T 3 gerade 2n ² t _c .

Die Testdaten können von außen durch den Tester 11 (siehe Fig. 3) angelegt werden. Zusätzlich kann ein Testdatengenerator zum Erzeugen von Testdaten innerhalb der Halbleiterspeichereinrichtung vorgesehen werden.

Fig. 13 ist ein Schaltdiagramm, das die Anordnung eines Hauptabschnittes einer anderen Ausführungsform einer erfindungsgemäßen Halbleiterspeichereinrichtung zeigt.

In der in Fig. 13 gezeigten Halbleiterspeichereinrichtung sind Unter-I/O-Leitungen SIO 1 und direkt mit den Knotenpunkten N 11 bzw. N 12 verbunden. Zusätzlich ist ein Register 60 mit dem Unter-I/O-Leitungspaar SIO 1 und durch N-Kanal-MOS-Transistoren Q 23 und Q 24 verbunden. Die Gates der Transistoren Q 23 und Q 24 empfangen ein Steuersignal Φ 6 von dem Taktgenerator 9 (in Fig. 3). Ein Komparator 50 ist mit der Unter-I/O-Leitung SIO 1 durch einen Transistor Q 13 und den Transistor Q 23 verbunden und ist mit der Unter-I/O-Leitung durch einen Transistor Q 14 und den Transistor Q 24 verbunden.

Wenn in der in Fig. 13 gezeigten Halbleiterspeichereinrichtung ein Spaltenauswahlsignal Y _i auf den "H"-Pegel geht, ist das Unter-I/O-Leitungspaar SIO 1 und direkt mit einem Eingangs-/Ausgangsleitungspaar I/O und verbunden. Daher werden zum Zeitpunkt des Schreibens von Daten in das Register 20 die an das Eingangs-/Ausgangsleitungspaar I/O und angelegten Daten zu dem Unter-I/O-Leitungspaar SIO 1 und übertragen. Danach geht das Steuersignal Φ 6 auf den "H"-Pegel, so daß die Transistoren Q 23 und Q 24 eingeschaltet werden. Als Resultat werden die Daten auf dem Unter-I/O-Leitungspaar SIO 1 und in das Register 60 geschrieben. Weiterhin wird das Steuersignal Φ 6 aktiv gemacht (geht auf den "H"-Pegel) zu dem gleichen Zeitpunkt wie die Steuersignale Φ 4 und Φ 5, die in den Fig. 6 bis 9 gezeigt sind.

Zum Zeitpunkt einer normalen Schreibtätigkeit werden Daten auf das Unter-I/O-Leitungspaar SIO 1 und von einer Speicherzelle gelesen, und dann werden die Transistoren Q 23 und Q 24 eingeschaltet. Danach wird das Register 60 aktiviert, so daß die Verstärkung der Daten unterstützt wird. In diesem Fall dient das Register 60 als ein Zwischenverstärker für die Daten auf dem Unter-I/O-Leitungspaar SIO 1 und .

Andererseits kann das Register 60 eine andere Funktion des Haltens anderer Daten ohne Bezug zur Verstärkung von Daten ausführen. In diesem Fall kann ein Registerabschnit 6 als statischer Speicher verwandt werden.

Bei einer normalen Schreibtätigkeit kann das Register 60 als Zwischenverstärker zum Unterstützen der Verstärkung von Daten auf dem Unter-I/O-Leitungspaar SIO 1 und benutzt werden. Zusätzlich können separate Daten in die Speicherzelle und in das Register 60 geschrieben werden, ohne daß das Register 60 mit der Verstärkung von Daten zu tun hat.

Fig. 14 ist ein Schaltdiagramm, das eine Struktur eines Hauptabschnittes einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung zeigt.

In der in Fig. 14 gezeigten Halbleiterspeichereinrichtung sind die I/O-Leitungen SIO 1 und jeweils mit den Knotenpunkten N 11 und N 12 durch N-Kanal-MOS-Transistoren Q 25 und Q 26 verbunden. Die Gates der Transistoren Q 25 und Q 26 empfangen ein Steuersignal Φ 8 von dem Taktgenerator 9 (Fig. 3). Dabei entsprechen die Transistoren Q 27 bzw. Q 28 den Transistoren Q 23 und Q 24, wie sie in Fig. 13 gezeigt sind. Zusätzlich entspricht ein Steuersignal Φ 7 dem in Fig. 13 gezeigten Steuersignal Φ 6. Das Steuersignal Φ 8 wird zu den gleichen Zeitpunkten wie das in den Fig. 6 bis 10 gezeigte Steuersignal Φ 1 verändert.

Mit der in Fig. 14 gezeigten Halbleiterspeichereinrichtung werden die gleichen Funktionen wie bei der in Fig. 13 gezeigten Halbleiterspeichereinrichtung erzielt. Bei der in Fig. 14 gezeigten Halbleiterspeichereinrichtung können jedoch die Daten an die Knotenpunkte N 11 und N 12 gegeben werden, wobei die Knotenpunkte N 11 und N 12 von dem Unter-I/O-Leitungspaar SIO 1 und getrennt sind. Daher können zusätzliche Kapazitäten, die mit den Knotenpunkten N 11 und N 12 verbunden sind, verringert werden. Als Resultat kann eine höhere Geschwindigkeit und ein geringerer Leistungsverbrauch erzielt werden.

Zusätzlich ist im allgemeinen bei einer Halbleiterspeichereinrichtung großer Kapazität eine Redundanzschaltung zur Verbesserung der Ausbeute vorgesehen. Fig. 15 ist ein Schaltdiagramm, das eine Struktur zeigt, die erhalten wird, wenn die in Fig. 5 gezeigte Ausführungsform angewandt wird auf die Halbleiterspeichereinrichtung mit einer Redundanzschaltung.

Wie in Fig. 3 gezeigt ist, weist die Redundanzschaltung die Extraspalte 1 a, den Extraspaltendecoder 4 a, den Extrakomparator 5 a und das Extraregister 6 a auf. Wie in Fig. 15 gezeigt ist, sind die Strukturen eines Komparators 50 und eines Registers 60, das mit einem Unter-I/O-Leitungspaar SIOn und verbunden ist, die in einem Speicherzellenfeld 1 enthalten sind, die gleichen wie die in Fig. 5 gezeigten. Die einzige Ausnahme ist eine zwischen einem Transistor Q 18 und der Vergleichsleitung ML geschaltete Sicherung F 1. Zusätzlich sind die Strukturen eines Extra-Unter-I/O-Leitungspaares SIOs und des Extrakomparators 5 a und des Extraregisters 6 a, das in der Extraspalte 1 a enthalten ist, die gleichen wie die des Unter-I/O-Leitungspaares SIOn und , des Komparators 50 und des Registers 60. Als einzige Ausnahme ist ein N-Kanal-Transistor Qs 1 zwischen einem Transistor Q 18 und der Vergleichsleitung ML geschaltet. Ein Unter-I/O-Leitungspaar SIOn und ist auf die gleiche Weise, wie es in Fig. 4 gezeigt ist, mit den normalen Speicherzellen verbunden, und das Extra-Unter-I/O-Leitungspaar SIOs und ist mit Extraspeicherzellen verbunden. Das Gate des Transistors Qs 1 in dem Extrakomparator 5 a empfängt ein Redundanzschaltungsaktivierungssignal Φ x von einer in Fig. 16 gezeigten Signalerzeugerschaltung.

Die in Fig. 16 gezeigte Signalerzeugerschaltung weist P-Kanal-MOS-Transistoren Q 31 und Q 32, einen N-Kanal-Transistor Q 33, einen Inverter G 2 und eine Sicherung F 2 auf. Die Gates der Transistoren Q 31 und Q 33 empfangen ein Steuersignal Φ p. Das Steuersignal Φ p ist auf dem "L"-Pegel, wenn die Spannungsversorgung abgeschaltet ist, während es auf den "H"-Pegel nach einem Ablauf einer konstanten Zeitdauer von der Zeit an, wenn die Spannungsversorgung eingeschaltet wird, geht, wie es in Fig. 17 gezeigt ist. Wenn die Redundanzschaltung nicht eingesetzt wird, wird die Sicherung F 2 nicht herausgeblasen. Unter Annahme eines Falles, in dem die Sicherung F 2 nicht herausgeblasen ist, wenn das Steuersignal Φ p auf den "H"-Pegel geht, nachdem die Spannungsversorgung eingeschaltet ist, wird das Redundanzschaltungsaktivierungssignal Φ x auf dem Pegel "L" verriegelt.

Wenn andererseits die Redundanzschaltung eingesetzt wird, wird die Sicherung F 2 herausgeblasen. In diesem Fall bleibt das Redundanzschaltungsaktivierungssignal Φ x auf dem "H"-Pegel, selbst wenn das Steuersignal auf den "H"-Pegel geht, nachdem die Spannungsversorgung eingeschaltet ist.

Wie in Fig. 15 gezeigt ist, wird die Sicherung F 1 in dem Komparator 50 nicht herausgeblasen, wenn die Redundanzschaltung nicht eingesetzt wird. Da zusätzlich das Redundanzschaltungsaktivierungssignal Φ x auf dem "L"-Pegel bleibt, ist der Extrakomparator 5 a von der Vergleichsleitung ML getrennt. Genauer gesagt, die Information aus den Extraspeicherzellen wird nicht auf der Vergleichsleitung ML wiedergegeben, so daß die Extraspalte 1 a außerhalb des Wirkungsbereiches eines Testes ist.

Wenn zusätzlich die Redundanzschaltung eingesetzt wird, wird die Sicherung F 1 in dem Komparator 50 herausgeblasen. Folglich wird der Komparator 50 von der Vergleichsleitung ML getrennt. Da in diesem Fall das Redundanzschaltungsaktivierungssignal Φ x auf den "H"-Pegel geht, wird der Extrakomparator 5 a mit der Vergleichsleitung ML verbunden. Genauer gesagt, ein Abschnitt, der dem Unter-I/O-Leitungspaar SIOn und entspricht, wird durch einen Abschnitt ersetzt, der dem Extra-Unter-I/O-Leitungspaar SIOs und entspricht. Somit werden die Extraspeicherzellen ein Objekt eines Testes.

Somit kann selbst bei einer Halbleiterspeichereinrichtung großer Kapazität mit einer Redundanzschaltung ein Leitungstest durchgeführt werden.

Fig. 18 ist ein Diagramm, das eine Struktur einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung zeigt.

In Fig. 18 ist gezeigt, daß eine Mehrzahl von Segmentbitleitungspaaren SB und entsprechend mit einem globalen Bitleitungspaar GB und durch Schalter S 11 verbunden ist. Eine Mehrzahl von Wortleitungen WL sind so angeordnet, daß sie jedes der Segmentbitleitungspaare SB und schneiden, wobei Speicherzellen MC an den Schnittpunkten vorgesehen sind. Ein Leseverstärker SA ist mit dem globalen Bitleitungspaar GB und verbunden. Der Leseverstärker SA ist mit einem Register 60 durch N-Kanal-MOS-Transistoren Q 61 und Q 62 verbunden. Ein Komparator 50 vergleicht Daten auf dem globalen Bitleitungspaar GB und mit in dem Register 60 gehaltenen Daten. Das Register 60 ist mit einem Eingangs-/Ausgangsleitungspaar I/O und durch N-Kanal-MOS-Transistoren Q 63 und Q 64 verbunden. Zum Zeitpunkt der normalen Lesetätigkeit sind die Transistoren < ;I 05247 00070 552 001000280000000200012000285910513600040 0002003928410 00004 05128TA<Q 61 und Q 62 als Reaktion auf ein Steuersignal Φ 1 eingeschaltet. Die in einer ausgewählten Speicherzelle MC gespeicherten Daten werden auf das globale Bitleitungspaar GB und durch das Segmentbitleitungspaar SB und ausgelesen, wo sie durch den Leseverstärker SA verstärkt werden. Wenn die Transistoren Q 63 und Q 64 als Reaktion auf ein Spaltenauswahlsignal eingeschaltet werden, werden die durch den Leseverstärker SA verstärkten Daten auf das Eingangs-/Ausgangsleitungspaar I/O und durch das Register 60 ausgelesen.

Ähnlich werden zu dem Zeitpunkt einer normalen Schreibtätigkeit die Transistoren Q 61 und Q 62 als Reaktion auf das Steuersignal Φ 1 eingeschaltet. Die Transistoren Q 63 und Q 64 werden als Reaktion auf das Spaltenauswahlsignal Y eingeschaltet, Daten, die an das Eingangs-/Ausgangsleitungspaar I/O und angelegt sind, werden an das globale Bitleitungspaar GB und durch das Register 60 und den Leseverstärker SA angelegt. Die Daten auf dem globalen Bitleitungspaar GB und werden in die ausgewählte Speicherzelle MC durch das Segmentbitleitungspaar SB und geschrieben.

Zu dem Zeitpunkt einer Kopierschreibtätigkeit werden die Transistoren Q 61 und Q 62 als Reaktion auf das Steuersignal Φ 1 eingeschaltet. Die in dem Register 60 gehaltenen Daten werden in die ausgewählte Speicherzelle durch das globale Bitleitungspaar GB und und das Segmentbitleitungspaar SB und geschrieben.

Zu dem Zeitpunkt einer Leitungslesetätigkeit werden die Transistoren Q 61 und Q 62 als Reaktion auf das Steuersignal Φ 1 abgeschaltet. Die in der ausgewählten Speicherzelle MC gespeicherten Daten werden an den Leseverstärker SA durch das Segmentbitleitungspaar SB und und das globale Bitleitungspaar GB und angelegt und dort verstärkt. Die durch den Leseverstärker SA verstärkten Daten werden mit den in dem Register 60 gehaltenen Daten durch den Komparator 50 verglichen. Das Resultat des Vergleichers wird auf einer Vergleichsleitung ML ausgegeben.

Fig. 19 ist ein Diagramm, das eine Struktur einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterspeichereinrichtung zeigt.

In Fig. 19 ist gezeigt, daß ein Eingangs-/Ausgangsleitungspaar I/O und mit einem Leseverstärker SA durch N-Kanal-MOS-Transistoren Q 71 und Q 72 verbunden ist und mit einem Register 60 durch N-Kanal-MOS-Transistoren Q 73 und Q 74 verbunden ist. Ein Komparator 50 vergleicht durch den Leseverstärker SA verstärkte Daten mit in dem Register 60 gehaltenen Daten. Die Strukturen anderer Abschnitte sind die gleichen wie die in Fig. 18 gezeigten.

Bei der in Fig. 19 gezeigten Halbleiterspeichereinrichtung braucht das Register 60 nicht bei den normalen Lese- und Schreibtätigkeiten betätigt zu werden. Andere Tätigkeiten sind die gleichen wie bei der in Fig. 18 gezeigten Halbleiterspeichereinrichtung.

Wie zuvorgehend beschrieben ist, kann erfindungsgemäß ein Leitungstest, der einem Muster von zufälligen oder willkürlichen Daten entspricht, durchgeführt werden, wobei nur wenige zusätzliche Schaltungen nötig sind, da Zufallsdaten in einer Mehrzahl von Halteeinrichtungen gehalten werden können, die eine Mehrzahl von Unter-Eingangs-/-Ausgangsleitungen entsprechen. Somit kann ein Test mit hoher Testempfindlichkeit bei reduzierter Testzeit durchgeführt werden.

Zusätzlich kann zu der Zeit des normalen Lesens und Schreibens die Mehrzahl von Halteeinrichtungen als Hilfsverstärker für die Unter-Eingangs-/-Ausgangsleitungen dienen. Zusätzlich kann die Mehrzahl von Halteeinrichtungen unabhängig von dem normalen Lesen und Schreiben betätigt werden. Somit kann die Mehrzahl von Halteeinrichtungen eine Multifunktion ausführen, insbesondere als ein Register, als ein Zwischenverstärker und ähnliches.

Claims (19)

1. Anlage zum Testen einer Halbleiterspeichereinrichtung unter Benutzung willkürlicher Testmuster, die auf dem Chip angeordnet ist und mindestens ein Paar von mit einer Mehrzahl von Speicherzellen (MC 1, MC 2) verbundenen Datenleitungsabschnitte (BL 1, -BL 6, ; SIO 1, ; SIO 2, ) aufweist, gekennzeichnet durch

• - eine Einrichtung (9) zum Steuern von Lese-/Schreibtätigkeiten der Mehrzahl von Speicherzellen (MC 1, MC 2);
• - eine Registereinrichtung (60) zum Aufnehmen und Halten entsprechender Bits von einem der willkürlichen Testmuster;
• - eine Vergleichseinrichtung (50), deren einer Eingang mit der Registereinrichtung (60) verbunden ist;
• - einer Übertragungsgattereinrichtung (Q 11-Q 14) zum Verbinden der entsprechenden Bits von einem der willkürlichen Testmuster mit einem Paar von Verbindungsleitungen, die mit dem mindestens einen Paar von Datenleitungsabschnitten (BL 1, -BL 6, ; SIO 1, ; SIO 2, ) identifizierbar sind, während einer Schreibtätigkeit und danach Trennen des Paares von Verbindungsleitungen von der Registereinrichtung (60) und Verbinden des Paares von Verbindungsleitungen mit einem weiteren Eingang der Vergleichseinrichtung (50) während einer Lesetätigkeit, wodurch die Vergleichseinrichtung (50) einen Vergleich der in die Speicherzellen (MC 1, MC 2) geschriebenen und aus ihnen gelesenen Daten vorsieht.

2. Halbleiterspeichereinrichtung mit

• - einer Mehrzahl von Gruppen von Bitleitungen (BL 1, -BL 3, ; BL 4, -BL 6, ), die jede eine Mehrzahl von Bitleitungen aufweisen;
• - einer Mehrzahl von Wortleitungen (WL), die die Mehrzahl von Bitleitungen (BL 1, -BL 6, ) schneidend angeordnet sind;
• - einer Mehrzahl von Speicherzellen (MC 1, MC 2), die jeweils an den Schnittpunkten der Mehrzahl von Bitleitungen (BL 1, -BL 6, ) und der Mehrzahl von Wortleitungen (WL) angeordnet sind zum Speichern von Information;

gekennzeichnet durch:

• - eine Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ), die jeweils für jede der Mehrzahl von Gruppen von Bitleitungen vorgesehen sind;
• - eine Eingangs-/Ausgangsleitung (I/O, ), die gemeinsam für die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen ist;
• - eine Mehrzahl von ersten Schalteinrichtungen (S 1-S 6), die jede zwischen die Mehrzahl von Bitleitungen (BL 1, -BL 6, ) und der entsprechenden Untereingangs-/-ausgangsleitung (SIO 1, ; SIO 2, ), geschaltet sind;
• - eine Mehrzahl von zweiten Schalteinrichtungen (Q 51, Q 52), die jede zwischen die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) und die Eingangs-/Ausgangsleitung (I/O, ) geschaltet sind;
• - eine Mehrzahl von Halteeinrichtungen (60), die jede entsprechend für jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) zum Halten von Information, die der Untereingangs-/-ausgangsleitung entspricht, vorgesehen sind; und
• - eine Mehrzahl von Vergleichseinrichtungen (50), die jede entsprechend für jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) zum Bestimmen, ob die in der entsprechenden Halteeinrichtung (60) gehaltene Information mit der Information auf der entsprechenden Untereingangs-/-ausgangsleitung übereinstimmt oder nicht, vorgesehen sind.

3. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch

• - eine erste Auswahleinrichtung (2) zum Auswählen irgendeiner aus der Mehrzahl von ersten Schalteinrichtungen (S 1-S 6) und zum Leitend-machen derselben und
• - eine zweite Auswahleinrichtung (4) zum Auswählen irgendeiner aus der Mehrzahl von zweiten Schalteinrichtungen (Q 51, Q 52) und zum Leitend-machen derselben.

4. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, gekennzeichnet durch eine dritte Auswahleinrichtung (3) zum Auswählen irgendeiner aus der Mehrzahl von Wortleitungen (WL).

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 4, gekennzeichnet durch eine Vergleichsleitung (ML), die gemeinsam für die Mehrzahl von Vergleichseinrichtungen (50) vorgesehen ist und an die ein Nichtübereinstimmungssignal ausgegeben wird, wenn mindestens eine aus der Mehrzahl von Vergleichseinrichtungen (50) eine Nichtübereinstimmung feststellt.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet,

• - daß jede der Mehrzahl von Bitleitungen ein Bitleitungspaar (BL 1, -BL 6, ) zum Empfangen von Komplementärinformation aufweist,
• - daß jede der Mehrzahl von Untereingangs-/-ausgangsleitungen ein Untereingangs-/-ausgangsleitungspaar (SIO 1, ; SIO 2, ) zum Empfangen von Komplementärinformation aufweist und
• - daß die Eingangs-/Ausgangsleitung ein Eingangs-/Ausgangsleitungspaar (I/O, ) zum Empfangen von Komplementärinformation aufweist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß jede der Mehrzahl von Halteeinrichtungen (60) eine Mehrzahl von Einrichtungen (Q 19-Q 22) aufweist, die über Kreuz zwischen die entsprechenden Bitleitungspaare (BL 1, -BL 6, ) geschaltet sind.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Mehrzahl von über Kreuz geschalteten Einrichtungen über Kreuz geschaltete zwei N-Kanal-MOS-Transistoren (Q 19, Q 21) und über Kreuz geschaltete zwei P-Kanal-MOS-Transistoren (Q 20, Q 22) aufweist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß jede der Mehrzahl von Vergleichseinrichtungen (50) eine erste logische Verarbeitungseinrichtung (Q 15, Q 16) zum Ausführen einer Exklusivtätigkeit der in der entsprechenden Halteeinrichtung (60) gehaltenen Information und der Information auf der entsprechenden Untereingangs-/-ausgangsleitung (SIO 1, ; SIO 2, ) aufweist.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß jede der Mehrzahl von Vergleichseinrichtungen (50) eine zweite logische Verarbeitungseinrichtung (Q 18) zum Verbinden eines Ausganges der ersten logischen Verarbeitungseinrichtung (Q 15, Q 16) mit der Vergleichsleitung (ML) auf eine verdrahtete ODER-Weise aufweist.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) in einen ersten Abschnitt, der mit der entsprechenden ersten Schalteinrichtung (S 1-S 6) verbunden ist und einen zweiten Abschnitt, der mit der entsprechenden Halteeinrichtung (60) versehen ist, unterteilt ist und daß eine Mehrzahl von dritten Schalteinrichtungen (Q 11, Q 12) entsprechend der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen ist, von denen jede zwischen den entsprechenden ersten Abschnitt und den entsprechenden zweiten Abschnitt geschaltet ist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 11, gekennzeichnet durch eine Mehrzahl von vierten Schalteinrichtungen (Q 23, Q 24), die jede zwischen jede der Mehrzahl von Halteeinrichtungen (60) und die entsprechende Untereingangs-/-ausgangsleitung (SIO 1, ; SIO 2, ) geschaltet ist, wobei die Mehrzahl von Halteeinrichtungen (60) unabhängig von einer Zugriffstätigkeit auf die Speicherzellen betreibbar ist.

13. Halbleiterspeichereinrichtung nach Anspruch 11, gekennzeichnet durch eine Mehrzahl von vierten Schalteinrichtungen (Q 23, Q 24), die jede zwischen jede der Mehrzahl von Halteeinrichtungen (60) und die entsprechende Untereingangs-/-ausgangsleitung (SIO 1, ; SIO 2, ) geschaltet ist, wobei die Mehrzahl von Halteeinrichtungen (60) unabhängig von einer Zugriffstätigkeit auf die Speicherzellen betreibbar ist.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 13, gekennzeichnet durch

• - einen ersten Tätigkeitsmodus, in dem jede der Mehrzahl von Halteeinrichtungen (60) als Verstärker zum Verstärken der Information auf der entsprechenden Untereingangs-/-ausgangsleitung (SIO 1, ; SIO 2, ) dient, und
• - einen zweiten Tätigkeitsmodus, in dem jede der Mehrzahl von Halteeinrichtungen (60) als eine Verriegelungsschaltung zum Halten von Information dient und jede der Mehrzahl von Vergleichseinrichtungen (50) von einer ausgewählten Speicherzelle (MC 1, MC 2) auf die entsprechende Untereingangs-/-ausgangsleitung (SIO 1, ; SIO 2, ) durch die entsprechende Bitleitung (BL 1, -BL 6, ) ausgelesene Information mit der in der entsprechenden Halteeinrichtung (60) gehaltenen Information vergleicht.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 14, gekennzeichnet durch eine Redundanzschaltung (1 a) und eine Redundanzschaltungsaktivierungseinrichtung mit einem Verbindungselement (F 1, F 2), die auf die Anwesenheit oder Abwesenheit der Verbindung durch das Verbindungselement (F 1, F 2) zum Aktivieren der Redundanzschaltung (1 a) reagiert.

16. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit einer Testschaltung auf dem Chip, mit einer Mehrzahl von Gruppen von Bitleitungen (BL 1, -BL 3, ; BL 4, -BL 6, ), die jede eine Mehrzahl von Bitleitungen aufweisen; einer Mehrzahl von Wortleitungen (WL), die die Mehrzahl von Bitleitungen (BL 1, -BL 6, ) schneidend angeordnet sind; einer Mehrzahl von Speicherzellen (MC 1, MC 2), die an den entsprechenden Schnittpunkten der Mehrzahl von Bitleitungen (BL 1, -BL 6, ) und der Mehrzahl von Wortleitungen (WL) zum Speichern von Information vorgesehen sind; einer Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ), die entsprechend für jede der Mehrzahl von Gruppen von Bitleitungen vorgesehen sind; einer Eingangs-/Ausgangsleitung (I/O, ), die gemeinsam für die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen ist; einer Mehrzahl von Halteeinrichtungen (60), die jede entsprechend für jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen sind; und einer Mehrzahl von Vergleichseinrichtungen (50), die jede entsprechend für jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen sind; gekennzeichnet durch die Schritte:

• - Schreiben der an die Eingangs-/Ausgangsleitung (I/O, ) angelegten Information in die ausgewählte Speicherzelle durch die entsprechende Untereingangs-/-ausgangsleitung und die entsprechende Bitleitung, wobei jede der Mehrzahl von Halteeinrichtungen (60) als Verstärker zum Verstärken der Information auf der entsprechenden Untereingangs-/-ausgangsleitung dient;
• - Auslesen von in einer ausgewählten Speicherzelle gespeicherten Information auf die Eingangs-/Ausgangsleitung (I/O, ) durch die entsprechende Bitleitung und die entsprechende Untereingangs-/-ausgangsleitung, wobei jede der Mehrzahl von Halteeinrichtungen (60) als ein Verstärker zum Verstärken der Information auf der entsprechenden Untereingangs-/-ausgangsleitung dient;
• - Schreiben von Information in die Mehrzahl von Halteeinrichtungen (60) durch die Eingangs-/Ausgangsleitung (I/O, ) und die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ), wobei jede der Mehrzahl von Halteeinrichtungen (60) als Verriegelungsschaltung zum Verriegeln von Information dient; und
• - Vergleichen der Information, die auf die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) aus der Mehrzahl von Speicherzellen (MC 1, MC 2), die einer ausgewählten Wortleitung entsprechen, durch die entsprechende Bitleitung ausgelesen ist, mit der Information, die in der Mehrzahl von Halteeinrichtungen (60) gehalten ist, durch die Mehrzahl von Vergleichseinrichtungen (50) während des Testens.

17. Testverfahren in einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Gruppen von Bitleitungen (BL 1, -BL 3, ; BL 4, -BL 6, ), von denen jede eine Mehrzahl von Bitleitungen aufweist; einer Mehrzahl von Wortleitungen (WL), die die Mehrzahl von Bitleitungen (BL 1, -BL 6, ) schneidend angeordnet sind; einer Mehrzahl von Speicherzellen (MC 1, MC 2), die an den entsprechenden Schnittstellen der Mehrzahl von Bitleitungen (BL 1, -BL 6, ) und der Mehrzahl von Wortleitungen (WL) angeordnet sind zum Speichern von Information; einer Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ), von denen jede entsprechend für jede der Mehrzahl von Gruppen von Bitleitungen vorgesehen ist; einer Eingangs-/Ausgangsleitung (I/O, ), die gemeinsam für die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen sind; einer Mehrzahl von Halteeinrichtungen (60), die entsprechend für jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen sind; und einer Mehrzahl von Vergleichseinrichtungen (50), die jede entsprechend für jede der Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) vorgesehen sind, gekennzeichnet durch die Schritte:

• - Schreiben von zufälliger Information in die Mehrzahl von Halteeinrichtungen (60) durch die Eingangs-/Ausgangsleitung (I/O, ) und die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, );
• - Schreiben der in der Mehrzahl von Halteeinrichtungen (60) gehaltenen Information in eine Mehrzahl von Speicherzellen (MC 1, MC 2), die einer ausgewählten Wortleitung (WL) entsprechen, durch die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) und die entsprechenden Bitleitungen; und
• - Vergleichen der auf die Mehrzahl von Untereingangs-/-ausgangsleitungen (SIO 1, ; SIO 2, ) von der Mehrzahl von Speicherzellen (MC 1, MC 2), die der ausgewählten Wortleitung (WL) entsprechen, durch die entsprechenden Bitleitungen ausgelesenen Information mit der in der Mehrzahl von Halteeinrichtungen (60) gehaltenen Information durch die Mehrzahl von Vergleichseinrichtungen (50).

18. Halbleiterspeichereinrichtung mit hierarchischen Datenbusleitungen mit einer Mehrzahl von Hierarchien, gekennzeichnet durch:

• - eine Mehrzahl von Halteeinrichtungen (60), die für Datenbusleitungen vorgesehen sind, die in irgendeiner der Mehrzahl von Hierarchien enthalten sind und jede eine Verstärkungsfunktion des Verstärkens von Information auf der entsprechenden Datenbusleitung und eine Verriegelungsfunktion zum Halten der Information aufweisen; und
• - eine Mehrzahl von Vergleichseinrichtungen (50), die entsprechend der Mehrzahl von Halteeinrichtungen (60) vorgesehen ist zum Vergleichen der Information auf der entsprechenden Datenbusleitung mit der in der entsprechenden Halteeinrichtung (60) gehaltenen Information.