DE3909713C2 - - Google Patents
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Description
Die Erfindung bezieht sich auf eine Multiplizierschaltung gemäß dem
Oberbegriff von Anspruch 1.
In der US 45 46 446 ist eine bekannte Multiplikationsschaltung beschrie
ben, die nach dem Booth'schen Algorithmus arbeitet. Bei der Multipli
kation werden ein Multiplikand in einem Multiplikationsregister und ein
Multiplikator in einem Multiplikatorschieberegister eingesetzt. Hinterein
anderfolgende Bits des Multiplikators werden einem Booth-Dekoder zuge
führt, um Koeffizienten zu erzeugen, und der Multiplikand und der Ko
effizient werden multipliziert, um ein Teilprodukt zu erhalten. In
einem Addierer werden alle Teilprodukte zusammenaddiert, um das Ergeb
nis zu erhalten.
Aus der US 47 36 335 ist ein Vektormultiplizierer bekannt, der aus
mehreren Multiplizierreihen besteht, die wiederum Multiplizierstufen
mit einem Addierer und Latchspeichern aufweisen. Ein Latchspeicher ver
bindet den Übertragausgang jedes Addierers mit dem Übertrageingang
eines anderen Addierers der gleichen Reihe und ein weiterer Speicher
verbindet den Summenausgang jedes Addierers in einer Reihe mit einem
Eingang eines anderen Addierers in einer anderen Reihe. Das Ergebnis
wird in einem Addierer akkumuliert.
Fig. 1 ist ein Blockdiagramm, welches eine Anordnung eines
sekundären 8×8-Bit Booth′schen Multiplizierers zeigt,
bei der die Anordnung eines Multiplizierers gemäß japani
scher Offenlegungsschrift 58-31 449 (1983) angewandt ist.
In Fig. 1 bezeichnet die Bezugsziffer 1 eine erste Addier
schaltung zum Berechnen der Zwischensummen von Teilproduk
ten, während die Bezugsziffer 3 eine erste Speicherschal
tung bezeichnet, um die Ausgangssignale aus der ersten
Addierschaltung 1 zu speichern.
Die Bezugsziffer 2 bezeichnet eine zweite Addierschaltung.
Hier wird aus den Ausgangssignalen aus der ersten Addier
stufe 1, die in der ersten Speicherschaltung 3 als Eingangs
signale gespeichert sind, das Ausgangsprodukt berechnet,
nämlich die Ausgangssignale der Zwischensummen. Das aus
der zweiten Addierschaltung 2 ausgegebene Produkt, d. h. das
Multiplikationsergebnis wird in einer zweiten Speicherschal
tung 4 gespeichert.
Sowohl die erste Addierschaltung 1 als auch die zweite
Addierschaltung 2 umfassen jeweils eine Vielzahl von Addie
rern. In der Zeichnung bezeichnen die Bezugszeichen HA und
FA Halbaddierer bzw. Volladdierer.
Der Betrieb einer solchen konventionellen Multiplizierschal
tung ist wie folgt:
In Fig. 1 werden vier im Einklang mit dem Booth′schen Algo
rithmus gefundene Teilprodukte Pi 8 Pi 7 ∼ Pi 0 (i = 0, 1,
2, 3) in der ersten Addierschaltung 1 addiert, um Sj, Cj
(j = 0∼14) zu erhalten, die Ausgangssignale der Zwischen
summen der Teilprodukte. Die so gefundenen Ausgangssignale
der Zwischenprodukte werden in der ersten Speicherschaltung
zeitweise bzw. vorübergehend gespeichert. Sodann werden
die Signale für die Zwischensummen Sj addiert, während die
Übertragsignale Cj sequentiell zu dem benachbarten höheren
Platz zwischen den Halbaddierern und Volladdierern, die die
zweite Addierschaltung 2 darstellen, übertragen werden, um
das Produkt Zk (k = 0∼15) zu erhalten, welches in der zwei
ten Speicherschaltung 4 gespeichert ist. Dieses Produktaus
gangssignal Zk ist das Multiplikationsergebnis.
Bei einem solchen Aufbau ist es daher möglich, daß die in
der ersten Addierschaltung 1 gefundenen Partialprodukt-Aus
gangssignale zeitweise in der ersten Speicherschaltung 3
gespeichert werden und die nächste Operation in der ersten
Addierschaltung 1 durchgeführt wird, während die Operati
onen zum Erhalten dieses Produktausgangssignals gerade in
der zweiten Addierschaltung 2 durchgeführt werden.
Das heißt, es ist möglich, die Betriebseffizienz durch Pipe
line-Betrieb der Multiplikation in zwei Stufen, zunächst
in der ersten Addierschaltung 1 und dann in der zweiten
Addierschaltung 2, zu erhöhen.
Die Erzeugungsoperationen der Teilprodukte und die Opera
tionen in der ersten Addierschaltung 1 werden hiernach die Ope
rationen der früheren Stufe genannt, während die Operati
onen in der zweiten Addierschaltung 2 die Operationen der
späteren Stufe genannt werden.
Von den Signalübertragungsbahnen, die bei den Operationen
der früheren Stufe zu den Ausgangssignalen Sj, Cj führen,
sind diejenigen von S6 zu S10 und C7 zu C11 die längsten.
In einer jeden dieser Bahnen sind drei Addierer (HA, FA),
vorgesehen. Die Bahnen, die zu anderen Ausgangssignalen
führen, sind kürzer als die soeben genannten Bahnen. Folg
lich werden aufgrund des Bestehens der Addierer (HA, FA),
die in den Signalbahnen vorgesehen sind, Unterschiede hin
sichtlich der Verzögerungszeit erzeugt.
Andererseits wird das Ausgangssignal Zk durch die Operatio
nen der späteren Stufe gefunden, das sequentiell von höhe
ren Plätzen zu niedrigeren übertragen wird. Je größer k
daher ist, um so mehr Zeit ist erforderlich, um den Wert zu
bestimmen. Aus diesem Grund benötigt man zur Durchführung
der Operationen der späteren Stufe um so mehr Zeit, um so
mehr die Zahl der Halbaddierer und der Volladdierer, die
die zweite Addierschaltung 2 darstellen, d. h., die Zahl
der Plätze der Multiplikationszahlen, wächst.
Bei einer Multiplikationsschaltung, bei der der Booth′sche
Algorithmus verwendet wird, wird daher mehr Zeit benötigt,
um die Operationen der späteren Stufe durchzuführen, als
Zeit benötigt wird, um die Operationen der früheren Stufe
durchzuführen. Folglich ist der Zyklus gezwungenermaßen
abhängig von der Zeit, die erforderlich ist, die Operati
onen der späteren Stufe durchzuführen, wenn die Operationen
in der zweistufigen Pipeline durchgeführt werden, bei der
eine Stufe jeweils den Operationen der früheren Stufe und
den Operationen der späteren Stufe zugeordnet ist.
Im vorstehenden wurde beschrieben, wie eine konventionelle
Multiplikationsschaltung aufgebaut ist. Daher bleibt das
Ausmaß der parallelen Operationen auf einem niedrigen Ni
veau und es besteht Raum für weitere Verbesserungen, um
die gesamte Verarbeitungszeit zu verkürzen. Des weiteren
werden bei den Operationen der späteren Stufe, wenn die
multiplizierte Zahl n Bit × n Bit ist, Übertragungen der
Übertrag-Signale 2n-1 mal verursacht, was mehr Zeit erfor
dert als im Falle der Operationen der früheren Stufe. Folg
lich ist der Zyklus des Pipeline-Verfahrens von der Zeit
abhängig, die für die Operationen der späteren Stufe er
forderlich ist, wenn ein zweistufiges Pipeline-Verfahren
durchgeführt wird. Als Ergebnis ergibt sich das Problem,
daß die gesamte Effizienz hinsichtlich der Durchführung
des Verfahrens gemindert wird.
Die Aufgabe der vorliegenden Erfindung besteht
darin, eine verbesserte Multiplizierschaltung zu schaffen, bei der insbesondere die
Zeit, die für einen Zyklus der Pipeline-Verarbeitung er
forderlich ist, verkürzt wird.
Diese Aufgabe wird durch die Multiplizierschaltung
nach Anspruch 1 gelöst.
Demnach ist die erfindungsgemäße Multiplizierschaltung im wesentlichen
so ausgebil
det, daß die Zwischensummen in eine Gruppe niedrigerer Plät
ze und in eine Gruppe höherer Plätze geteilt werden und
daß die Operationen zum Erhalten der Produkte nur der Grup
pe der niedrigeren Plätze der bereits gefundenen Zwischen
summen parallel ausgeführt werden, und zwar mit der Verarbeitung zum
Erhalten der Gruppe der höheren Plätze der Zwischensummen,
um hiernach die höheren Produkte zu erhalten, unter Berück
sichtigung der Tatsache, daß die Zwischensummen der Teil
produkte sequentiell von den unteren Plätzen zu den höheren
Plätzen gefunden werden.
Aufgrund einer solchen Anordnung
können die Operationen zum Erhalten der Gruppe der höheren
Plätze der Zwischensummen parallel mit den Operationen zum
Erhalten der Produkte der Gruppe der unteren Plätze der
Zwischensummen, die schon gefunden worden sind, durchge
führt werden, und die höheren Produkte werden hiernach ge
funden. Daher kann die Zeit, die erforderlich ist, um die
frühere Stufe zu verarbeiten, und diejenige Zeit, die er
forderlich ist, um die spätere Stufe zu verarbeiten, gleich
mäßiger gemacht werden. Das Ausmaß der parallelen Operationen wird
insgesamt erhöht und die Zeitdifferenz zwischen
der Zeit, die erforderlich ist, um die Verarbeitung
in der früheren Stufe durchzuführen, und der Zeit,
die erforderlich ist, die Verarbeitung in der späteren
Stufe durchzuführen, wird reduziert.
Weitere Vorteile und vorteilhafte Ausführungen der
Erfindung ergeben sich aus den Unteransprüchen sowie aus
der nachfolgenden Beschreibung, in der ein bevorzugtes Aus
führungsbeispiel der Erfindung anhand der Zeichnung näher
erläutert wird. In der Zeichnung zeigen:
Fig. 1 ein Blockdiagramm, welches eine konventionelle Mul
tiplizierschaltung zeigt, und
Fig. 2 ein Blockdiagramm, welches eine erfindungsgemäße
Multiplizierschaltung zeigt.
Die Fig. 2 zeigt ein Beispiel einer Anordnung einer sekun
dären 8 × 8-Bit Booth′schen Multiplizierschaltung.
In Fig. 2 bezeichnet die Be
zugsziffer 1 eine erste Addierschaltung, um die Zwischen
summen der Teilprodukte zu berechnen. Die unteren sechs
Plätze der Ausgänge der Zwischensummen der in der ersten
Addierschaltung 1 gefundenen Teilprodukte werden direkt
einer Schaltung 2a einer zweiten Addierschaltung für die Gruppe niedrigerer
Plätze zugeführt, welche weiter unten beschrieben werden
wird, während die anderen höheren Plätze der ersten Spei
cherschaltung 3 zugeführt werden.
Die erste Speicherschaltung 3 speichert die Ausgänge der
ersten Addierschaltung 1, d. h. die Ausgänge der höheren
Plätze mit Ausnahme der niedrigeren sechs Plätze der Aus
gänge der Zwischensummen.
Die Schaltung 2a der zweiten Addierschaltung ist für die Gruppe
der niedrigeren Plätze vorgesehen, um die niedrigeren sechs Plätze
des Produktausgangs zu berechnen, wobei die Schaltung 2a
den Produktausgang von den niedrigeren sechs Plätzen der
Ausgänge der Zwischensummen, die in der ersten Addierschal
tung 1 gefunden worden sind, als Eingänge berechnet. Dieses
Produktausgangssignal aus der Schaltung 2a der zweiten Addierschaltung
für die Gruppe der niedrigeren Plätze und ihr endgültiges
Übertrag-Ausgangssignal ZC werden in der ersten Speicher
schaltung 3 gespeichert.
Eine Schaltung 2b der zweiten Addierschaltung ist für die Grup
pe der höheren Plätze zum Berechnen der höheren Plätze des
Produktausgangs vorgesehen, wobei die Schaltung 2b den Produktausgang
von den höheren Plätzen mit Ausnahme der niedrigeren sechs
Plätze des Ausgangs der in der ersten Addierschaltung 1
gefundenen und in der ersten Speicherschaltung 3 als Ein
gänge gespeicherten Zwischensummen berechnet. Der Ausgang
der Schaltung 2b der zweiten Addierschaltung für die Gruppe niedri
gerer Plätze wird in der zweiten Speicherschaltung 4 ähn
lich dem Ausgang von der Schaltung 2a der zweiten Addierschaltung für
die Gruppe niedrigerer Plätze gespeichert.
Sowohl die erste Addierschaltung 1 als auch die zweite
Addierschaltung 2 umfassen mehrere Addierer. In der Zeich
nung bezeichnen die Bezugszeichen HA Halbaddierer und FA
Volladdierer.
Die Betriebsweise der erfindungsgemäßen Multiplizierschal
tung ist wie folgt:
In Fig. 2 werden vier Teilprodukte Pi 8 Pi 7 ∼ Pi 0 (wobei
i = 0, 1, 2, 3), die im Einklang mit dem Booth′schen Algo
rithmus gefunden worden sind, in der ersten Addierstufe
1 addiert, um Sj, Cj (j = 0∼14), die Ausgangssignale der
Zwischensummen der Teilprodukte, zu erhalten.
Von den so erhaltenen Ausgangssignalen der Zwischensummen
werden die Signale S0 bis S5 der Zwischensummen der unteren
sechs Plätze und die Übertrag-Signale C3 bis C5 der Schaltung 2a der zweiten
Addierschaltung für die Gruppe der unteren Plätze zuge
führt, während andere Zwischensummen S6 bis S14 der höheren
Plätze und C7 bis C13 der ersten Speicherschaltung 3 zuge
führt werden und zeitweise gespeichert werden. Zu diesem
Zeitpunkt können die sechs niedrigeren Plätze der Ausgangs
signale der Zwischensummen schneller gefunden werden als
die anderen höheren Plätze, so daß zum Zeitpunkt, wo die
höheren Plätze berechnet sind und deren Ergebnisse in der
ersten Speicherschaltung 3 gespeichert sind, auch die Pro
duktausgangssignale Z0 bis Z5 der unteren sechs Plätze und
ein Übertrag-Ausgangssignal ZC berechnet worden sind, um
in der ersten Speichereinheit 3 gespeichert zu werden.
In diesem Zusammenhang ist anzumerken, daß die Erzeugung
der Teilprodukte in der oben genannten ersten Addierstufe
1 und die Operationen in der Schaltung 2a der zweiten Addierstufe für
die Gruppe der niedrigeren Plätze in der erfindungsgemäßen
Schaltungen Operationen der früheren Stufe genannt werden.
Die Zeit, die für die Operationen der früheren Stufe in
der erfindungsgemäßen Schaltung erforderlich ist, ist
selbstverständlich kürzer als die Summe der Zeit, die er
forderlich ist für die Operation in der ersten Addierschal
tung 1 und der Zeit, die erforderlich ist für die Opera
tionen in der zweiten Addierschaltung für die Gruppe
der niedrigeren Plätze.
Sodann werden die Ausgangssignale der Zwischensummen S6
bis S14 der höheren Plätze, die in der ersten Speicherschal
tung 3 gespeichert sind, C7 bis C13 sowie das letztliche
Übertrag-Ausgangssignal ZC der Schaltung 2b der zweiten Addierschaltung
für die Gruppe höherer Plätze zugeführt, um die höheren
zehn Plätze Z6 bis Z15 des Produktausgangssignals zu erhal
ten. Das Produktausgangssignal der höheren zehn Plätze und
die Produktausgangssignale Z0 bis Z5 in der Schaltung 2a der zweiten Addier
schaltung für die Gruppe niedrigerer Plätze werden in
der zweiten Speicherschaltung 4 gespeichert.
In der erfindungsgemäßen Schaltung werden die Operationen
in der Schaltung 2b der zweiten Addierschaltung für die Gruppe höherer
Plätze Operationen der späteren Stufe genannt.
Bei der Operation der späteren Stufe gemäß der vorliegen
den Erfindung werden nur die Operationen der höheren zehn
Plätze der sechszehn Plätze der 8 × 8-Bit Produktausgangs
signale durchgeführt. Es kann daher die Zeit, die für die
Operationen der späteren Stufe erforderlich ist, im Ver
gleich zu einer konventionellen Multiplizierschaltung redu
ziert werden. In anderen Worten wird die Differenz zwischen
der Verarbeitungszeit, die für die Operationen der früheren
Stufe erforderlich ist, und der Verarbeitungszeit, die für
die Operationen der späteren Stufe erforderlich ist, redu
ziert, so daß die gesamte Verarbeitungszeit abgekürzt wird
und der Zyklus kürzer werden kann, wenn das Pipeline-Ver
fahren durchgeführt wird.
Beim oben genannten Ausführungsbeispiel wird der Booth′sche
Algorithmus verwendet und die Additionen, um die Zwischen
summen der Partialprodukte zu erhalten, werden mittels des
Übertrag-Sicherungs-Verfahrens durchgeführt. Es können je
doch auch andere alternative Verfahren verwendet werden.
Auch wird im Falle des beschriebenen Ausführungsbeispiels
die vorliegende Erfindung bei einer 8 × 8-Bit Multiplizier
schaltung angewandt. Die Erfindung ist jedoch nicht auf
eine solche Multiplizierschaltung begrenzt. Weiterhin ist
auch die Position, um die Ausgangssignale der Zwischensum
men abzuteilen, nicht begrenzt.
Wie weiter oben im Detail erwähnt, werden bei der erfin
dungsgemäßen Multiplizierschaltung von den Operationen der
endgültigen Addition zum Erhalten der Produkt-Ausgangssig
nale die Additionen der unteren Plätze parallel mit denjeni
gen zum Erhalten der höheren Plätze der Zwischensummen der
Teilprodukte durchgeführt, so daß eine Multiplizierschal
tung realisiert werden kann, die in der Lage ist, mit
größerer Geschwindigkeit zu arbeiten. Auch ist es möglich,
den Zyklus abzukürzen, wenn das Pipeline-Verfahren durchge
führt wird.
Claims (3)
1. Multiplizierschaltung, mit
- - einer ersten Addierschaltung (1) zum stufenweisen Ad dieren von spaltenweise versetzten Teilprodukten zum Berechnen der Zwischensummen,
- - einer zweiten Addierschaltung (2a, 2b) zur Bildung des Endproduktes aus den Zwischensummen, und
- - einer Speicherschaltung (3), dadurch gekennzeichnet, daß ein einen Bit-Bereich des Endproduktes und eines Übertrags bildender Teil (2a) der zweiten Addierschal tung (2a, 2b) zwischen der ersten Addierschaltung (1) und der Speicherschaltung (3) angeordnet ist, daß der Bit-Bereich des Endprodukts und des Übertrags, der aus dem Teil (2a) der zweiten Addierschaltung (2a, 2b) gebil det worden ist sowie ein Teil der Zwischensummen, die in der ersten Addierschaltung (1) gebildet wurden, gleichzeitig in der Speicherschaltung (3) gespeichert werden können.
2. Multiplizierschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß in der ersten Addierschaltung (1) und in der zweiten
Addierschaltung (2a, 2b) ein Pipeline-Verfahren durchge
führt wird.
3. Multiplizierschaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Multiplizierschaltung eine sekundäre Booth′sche
Multiplizierschaltung ist.
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