DE3901114A1 - Verfahren zur herstellung einer halbleitervorrichtung - Google Patents

Verfahren zur herstellung einer halbleitervorrichtung

Info

Publication number
DE3901114A1
DE3901114A1 DE3901114A DE3901114A DE3901114A1 DE 3901114 A1 DE3901114 A1 DE 3901114A1 DE 3901114 A DE3901114 A DE 3901114A DE 3901114 A DE3901114 A DE 3901114A DE 3901114 A1 DE3901114 A1 DE 3901114A1
Authority
DE
Germany
Prior art keywords
film
refractory metal
stage
semiconductor substrate
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3901114A
Other languages
English (en)
Other versions
DE3901114C2 (de
Inventor
Tetsuo Matsuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE3901114A1 publication Critical patent/DE3901114A1/de
Application granted granted Critical
Publication of DE3901114C2 publication Critical patent/DE3901114C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere ein verbessertes Verfahren zur Ausbildung von Elektroden und Vebindungsstellen bei Halbleitervorrichtungen.
Im allgemeinen haben die Widerstandswerte von Elektroden und Verbindungsstellen bei Halbleitervorrichtungen, insbesondere von MOS (Metalloxidhalbleiter)-Typ-Transistoren eine signifikante Wirkung auf die Betriebsgeschwindigkeit und auch auf den Freiheitsgrad ihrer Ausbildung. Deshalb sollen diese Widerstandswerte so klein wie möglich sein. Aus diesem Grund hat man verschiedene Verfahren durchgeführt, bei denen ein feuerfestes Metall (mit einem hohen Schmelzpunkt und einem verhältnismäßig niedrigen spezifischen Widerstand) verwendet wird, um die Gate-Elektroden und Verbindungsstellen zu bilden. Wird ein feuerfestes Metall auf einem polykristallinen Siliziumfilm bei einem MOS-Typ-Transistor abgeschieden, dann ist die Arbeitsfunktion des Gate an dem MOS-Kondensatorteil häufig die gleiche wie im Falle eines üblichen polykristallinen Silizium-Gate. Mit anderen Worten wird die Arbeitsfunktion des Gate verändert, wenn der feuerfeste Metallfilm allein als ein einzelschichtiges Strukturgate verwendet wird. Deshalb ist ein Aufbau, bei dem der feuerfeste Metallfilm auf dem polykristallinen Siliziumfilm laminiert ist, vorteilhafter als eine einzelschichtige Struktur aus dem feuerfesten Metall.
Das Verfahren zur Herstellung von MOS-Type-Halbleitervorrichtungen umfaßt jedoch im allgemeinen verschiedene Hochtemperaturverfahren. Insbesondere erfordert das Herstellungsverfahren einen Nachoxidationsprozeß (später ausführlich beschrieben) von etwa 700°C bis 800°C und einen Zwischenschichtenfilm-Nivellierungsprozeß von beispielsweise von etwa 700°C bis 850°C. Diese Temperaturen liegen erheblich oberhalb der Temperaturen, bei denen sich das feuerfeste Metall mit Silizium in einem polykristallinen Siliziumfilm verbindet (beispielsweise 550°C bis 600°C bei Wolfram). Um eine solche chemische Reaktion zwischen dem polykristallinen Siliziumfilm und dem feuerfesten Metallfilm zu vermeiden, wird ein Metallnitridfilm oder ein Metallcarbidfilm dazwischen abgeschieden, um zu vermeiden, daß die leitfähigen Filme und die feuerfesten Metallfilme miteinander reagieren.
Das Nachoxidationsverfahren wird durchgeführt, um Defekte und Schäden bei dem Substrat, die während des Ätzens oder der Ionenimplantation eingeführt werden, zu beheben. Das Nachoxidationsverfahren soll auch die Gate-Charakteristika eines MOS-Kondensators und eines MOS-Typ-Transistors verbessern. Der feuerfeste Metallfilm wird jedoch leicht bei dem Nachoxidationsverfahren oxidiert. Insbesondere in einer Atmosphäre von Sauerstoff von etwa 900°C (das sind die normalen Oxidationsbedingungen für einen polykristallinen Polysiliziumfilm) oder in einer Atmosphäre von O2-H2O von etwa 800°C wird der feuerfeste Metallfilm erheblich oxidiert. Als Ergebnis nehmen dann unvermeidbar die Widerstandswerte der Gate-Elektrode und der Verbindungsstellen, die aus dem feuerfesten Metall hergestellt sind, zu.
Um eine solche Erhöhung der Widerstandswerte der Elektroden und Verbindungsstellen zu vermeiden, ist es erforderlich, nur den Siliziumfilm zu oxidieren, während der feuerfeste Film nicht oxidiert wird. Dies kann man dadurch erzielen, daß man das Oxidationsverfahren in einer Atmosphäre aus Wasserstoff, enthaltend einigen Prozent Dampf bei etwa 900°C, durchführt. Ein solches Oxidationsverfahren erfordert jedoch Wasserstoff hoher Konzentration bei einer hohen Temperatur. Deshalb beteht bei einem solchen Verfahren manchmal Explosionsgefahr. Außerdem ist bei diesem Verfahren die Oxidationsgeschwindigkeit des polykristallinen Siliziumfilms sehr langsam. Als Ergebnis erfordert die erforderliche Oxidation des polykristallinen Siliziumfilms unabdingbar ein lang andauerndes Verfahren. Dies ist eine Beschränkung bei der Herstellung von MOS-Type-Transistoren.
Eine Aufgabe der Erfindung betrifft deshalb ein verbessertes Verfahren zur Herstellung von Halbleitervorrichtungen. Bei diesem Verfahren kann man die Oxidation des feuerfesten Metallfilms, der als Elektroden und Verbindungsleitungen verwendet wird, vermeiden.
Kurz gesagt, wird gemäß einer Ausführungsform der Erfindung ein Verfahren zur Herstellung einer Halbleitervorrichtung zur Verfügung gestellt, welches die Stufen umfaßt:
Ausbilden eines leitfähigen Films auf einem Halbleitersubstrat,
Ausbilden eines ersten Films auf dem leitfähigen Film, um eine Reaktion zwischen dem leitenden Film und einem Film aus einem feuerfesten Metall zu verhindern,
Ausbilden eines Films aus einem feuerfesten Metall auf dem reaktionsbeständigen Film,
Ausbilden eines zweiten Films auf der freigelegten Oberfläche des Films aus einem feuerfesten Metall, um eine Oxidation der freigelegten Oberfläche des Films aus dem feuerfesten Metall zu verhindern und
Aussetzen des Halbleitersubstrats einer oxidierenden Atmospshäre.
Die Erfindung wird zum besseren Verständnis unter Bezugnahme auf die Figuren näher beschrieben, worin bedeuten
Fig. 1a bis 1d sind Querschnitte und beschreiben das Herstellungsverfahren gemäß einer Ausführungsform der vorliegenden Erfindung und
Fig. 2a bis 2e sind Querschnitte und beschreiben das Herstellungsverfahren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Unter Bezugnahme auf die Zeichnung, bei welcher die Bezugsziffern identische oder entsprechende Teile bedeuten, wird in den Fig. 1a bis 1d eine Ausführungsform der Erfindung beschrieben.
In Fig. 1a wird ein Siliziumoxidfilm 2 mit einer Dicke von etwa 12 nm auf einem Halbleiter(silizium)substrat 1 als Gate-Isolierfilm ausgebildet. Anschließend wird ein polykristalliner Siliziumfilm 3 von etwa 200 nm auf dem Siliziumoxidfilm 2 unter Anwendung von CVD (chemische Dampfabscheidung) od. dgl. ausgebildet. Dann wird das Substrat 1 einer Atmosphäre von Phosphoroxichlorid bei 950°C während eines Zeitraums von etwa 20 bis 30 min ausgesetzt. Dadurch wird Phosphor (P) in den polykristallinen Siliziumfilm 3 eingeführt. Auf diese Weise wird ein phosphordotierter polykristalliner Siliziumfilm 3 a als erster leitfähiger Film ausgebildet, wie dies in Fig. 1b gezeigt wird.
Weiterhin wird ein Titannitrid (TiN)-Film 4 von etwa 20 nm mittels einer reaktiven Sputter-Technik auf dem phosphordotierten polykristallinen Siliziumfilm 3 a als ein erster Film, um die Reaktion zwischen dem leitenden Film und dem feuerfesten Metallfilm zu vermeiden, ausgebildet. Dann wird ein feuerfester Metallfilm 5, z. B. aus Wolfram (W), von etwa 20 nm Dicke mittels einer Sputter-Technik auf dem Titannitridfilm 4 als ein zweiter leitender Film abgeschieden. Der Titannitridfilm 4 kann auch mittels einer CVD (chemische Dampfabscheidung) zum Unterschied von der reaktiven Sputter-Technik ausgebildet werden. Der Wolframfilm 5 kann auch unter Verwendung einer CVD-Technik anstelle einer Sputter-Technik ausgebildet werden.
Anschließend werden der Wolframfilm 5, der Titannitridfilm 4, der phosphordotierte polykristalline Siliziumfilm 3 a und der Siliziumoxidfilm 2 eliminiert, wobei ein Teil zurückbleibt, der eine Gate-Elektrode 9 bildet. Die Eliminierung erfolgt durch fotografisches Ätzen, Reaktivätzen od. dgl., wie dies in Fig. 1b gezeigt wird. Dann wird das Substrat 1 einer Ammoniakatmosphäre bei 600°C während 30 min ausgesetzt und thermisch behandelt (in Kombination mit Stickstoff). Als Ergebnis bildet sich ein Wolframnitridfilm 6 von etwa 10 nm auf der Oberfläche des Wolframfilms 5 aus. Der Wolframnitridfilm 6 dient als zweiter Film, um zu vermeiden, daß die freigelegte Oberfläche des feuerfesten Metallfilms oxidiert wird. Dann wird eine n--Typ-Source-Region 7 und eine n--Type-Drain-Region 8 durch Phosphorionenimplantation und Diffusion ausgebildet. Schließlich wird eine Seitenwand 10, welche ein Isolierfilm aus Siliziumoxid ist, auf der Seitenwand der Gate-Elektrode 9 ausgebildet.
Anschließend wird eine Arsen (As)-Ionenimplantation auf den Teilen, die tiefer als die Source- und Drain-Region 7 und 8 liegen, unter Verwendung der Seitenwand 10 als Maske wirksam. Dann wird Arsen diffundiert unter Ausbildung einer n⁺-Typ-Source-Region 7 a und einer n⁺-Typ-Drain-Region 8 a. Weiterhin wird ein Isolierfilm (nicht gezeigt) auf der gesamten Oberfläche ausgebildet. Dann werden die Metallfilme (nicht gezeigt), die mit den Source- und Drainregionen 7 und 8 und der Gate-Elektrode 9 verbunden sind, ausgebildet.
Anschließend wird das Substrat 1 etwa 60 min bei etwa 800°C einer Wasserstoffatmosphäre ausgesetzt, wobei ein Wasserstoff-Verbrennungsoxidatiosverfahren stattfindet. Dieses Verfahren dient dazu, Defekte und Schäden in den Source- und Draindiffusionsbereichen 7, 7 a, 8 und 8 a zu eliminieren. Außerdem sollen durch diese Verfahren auch die Gate-Charakteristika bei der Vorrichtung verbessert werden. Speziell werden bei dem Nachoxidationsverfahren die Defekte und Schäden an der Substratoberfläche, die während des Ionenimplantationsverfahrens unter Ausbildung von Diffusionsschichten oder des Ätzverfahrens unter Ausbildung der vorerwähnten Oberfläche entstehen können, repariert. Zusätzlich werden die schrägen Ecken der Gate-Elektrode durch diesen Oxidationsprozeß abgerundet. Auf diese Weise kann man eine Kontraktion eines elektrischen Feldes, welches in der Nachbarschaft solcher schrägen Ecken ausgebildet wird, vermeiden. Auch bei Durchführung des Oxidationsverfahrens dient der Wolframnitridfilm 6 zum Schutz der Oberfläche des feuerfesten Metallfilms 5 vor einer Oxidation.
Deshalb werden die Widerstandswerte von Gate-Elektroden und Verbindungsstellen von MOS-Type-Transistoren, die nach dem vorerwähnten Verfahren hergestellt wurden, nicht erhöht. Außerdem kann bei dieser Ausführungsform die Siliziumregion allein oxidiert werden, ohne daß der feuerfeste Metallfilm 5 oxidiert wird. Daher ist der Freiheitsgrad bei dem Verfahren zur Ausbildung der Gate-Elektrode und der Verbindungsstücke aus feuerfestem Metall erheblich verbessert.
Als nächstes wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf Fig. 2a bis 2e beschrieben. Die Verfahren der Fig. 2a und 2b sind die gleichen wie bei den Fig. 1a und 1b. Deshalb wird die Beschreibung hier fortgelassen. Wie aus Fig. 2b hervorgeht, werden ein Siliziumoxidfilm 2, ein phosphordotierter polykristalliner Siliziumfilm 3 a, ein Titannitridfilm 4 und ein Wolframfilm 5 nacheinander auf einem Halbleitersubstrat abgeschieden. Anschließend werden die abgeschiedenen Filme eliminiert, wobei vorgeschriebene Teile zurückbleiben, die in gewünschtes Muster bilden, wie dies in Fig. 2c gezeigt wird.
Dann wird ein polykristalliner Siliziumfilm 21 von etwa 20 nm Dicke auf der gesamten Oberfläche durch chemische Dampfabscheidungstechnik ausgebildet, wie dies in Fig. 2d gezeigt wird. Weiterhin wird das Substrat 1 einer Atmosphäre von Stickstoff von 800°C während 30 min ausgesetzt. Dann wird das Substrat 1 einer speziellen thermischen Behandlung unterworfen. Als Ergebnis wird ein Wolframsilicidfilm 20 auf der Oberfläche des Wolframfilms 5 ausgebildet, auf welchem die Muster zuvor ausgebildet wurden. Der Wolframsilicidfilm 20 dient als zweiter Film zur Vermeidung, daß die freigelegte Oberfläche des feuerfesten Metallfilms oxidiert wird. Hier bleibt der polkristalline Siliziumfilm 21 an den Seitenwänden des Substrats 1 und des phosphordotierten polykristallinen Siliziumfilms 3 a.
Dann werden eine Source-Region 17 und eine Drain-Region 18 in gleicher Weise wie bei der ersten Ausführungsform ausgebildet. Anschließend wird das Substrat 1 bei etwa 900°C während 60 min einem Wasserstoff-Verbrennungsoxidationsverfahren unterworfen. Der Zweck dieses Verfahrens ist es, Defekte und Störungen in den Source- und Drainregionen 17 und 18, die während des Ätzens oder der Ionenimplantation eingebracht worden sind, zu eliminieren. Eingeschlossen in das Verfahren ist auch eine Verbesserung der Gate-Charakteristika der Vorrichtung. Als Ergebnis verbleibt der polykristalline Siliziumfilm 21 als ein Oxidfilm 22, wie dies in Fig. 2e gezeigt wird. In diesem Fall wird der Wolframfilm 5 nicht oxidiert, weil der Wolframsilicidfilm 20, der die Oxidation verhindert, zuvor auf der Oberfläche davon ausgebildet wurde.
Ein so hergestellter MOS-Type-Transistor hat die gleichen Vorteile wie ein gemäß der ersten Ausführungsform hergestellter.
Bei diesen ersten und zweiten Ausführungsformen wurden ein MOS-Typ-Transistor mit einer LDD (schwachgedobten Drain- und Source-)Struktur als Beispiel gezeigt. Die Erfindung ist jedoch nicht darauf beschränkt, sondern kann auch auf andere MOS-Type-Transistoren oder alle anderen Transistoren, bei denen man feuerfeste Metalle verwendet, angewendet werden.
Weiterhin ist das feuerfeste Metall, das bei den Ausführungsformen dieser Erfindung beschrieben wird, nicht auf Wolfram beschränkt, sondern kann auch Molybdän sein. Insbesondere ist die Erfindung bei allen feuerfesten Metallen, die für Elektroden und Zwischenverbindungen bei Halbleitervorrichtungen gebraucht werden und die während der erforderlichen Oxidationsverfahren bei der Herstellung der Halbleitervorrichtung oxidiert werden, anwendbar.
Wie vorher dargelegt, wird gemäß der vorliegenden Erfindung ein feuerfester Metallfilm mit Stickstoff, Kohlenstoff oder Silizium kombiniert. Als Ergebnis wird die Oberfläche des feuerfesten Metalls mit einem Nitridfilm, einem Carbidfilm oder einem Silicidfilm beschichtet. Daher wird das feuerfeste Metall auch dann nicht oxidiert, wenn das Substrat einer Atmosphäre von Plasmasauerstoff oder einer Atmosphäre von trockenem Sauerstoff während des Oxidationsverfahrens ausgesetzt ist. Deshalb bleibt der Widerstandswert der Oberfläche des feuerfesten Metallfilms im wesentlichen unverändert. Darüber hinaus ist das Material des zweiten Films, das dazu dient, die freigelegte Oberfläche des feuerfesten Metallfilms vor einer Oxidation zu schützen, nicht auf das vorerwähnte TiN beschränkt, sondern man kann auch andere Metallverbindungen, wie TiC, TiCN, WN, WC, WCN, HfN, HfC, HfCN, CrC, ZrN und ZrCN, verwenden.
Zahlreiche Modifizierungen und Veränderungen der vorliegenden Erfindung sind im Rahmen der obigen Lehre möglich.

Claims (14)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend folgende Stufen:
Ausbilden eines leitfähigen Films auf einem Halbleitersubstrat,
Ausbilden eines ersten Films auf dem leitfähigen Film, um eine Reaktion zwischen dem leitenden Film und einem Film aus einem feuerfesten Metall zu verhindern,
Ausbilden eines Films aus einem feuerfesten Metall auf dem reaktionsbeständigen Film,
Ausbilden eines zweiten Films auf der freigelegten Oberfläche des Films aus einem feuerfesten Metall, um eine Oxidation der freigelegten Oberfläche des Films aus dem feuerfesten Metall zu verhindern und
Aussetzen des Halbleitersubstrats einer oxidierenden Atmosphäre.
2. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines leitfähigen Films auf einem Halbleitersubstrat die Stufe, einen isolierten Film zwischen dem Halbleitersubstrat und dem leitenden Film einzubringen, umfaßt.
3. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines leitfähigen Films auf einem Halbleitersubstrat die Stufe umfaßt, daß man ein Silizium enthaltendes Halbleitersubstrat wählt.
4. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe, die Ausbildung eines leitfähigen Films auf einem Halbleitersubstrat, die Stufe umfaßt, daß man einen polykristallinen Siliziumfilm mit Verunreinigungen dotiert und daß die Stufe der Ausbildung eines ersten Films auf dem leitfähigen Film die Stufe umfaßt, eine Metallverbindundg auf dem leitfähigen Film abzuscheiden.
5. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines ersten Films auf dem leitfähigen Film die Stufe umfaßt, einen Metallnitridfilm abzuscheiden.
6. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines ersten Films auf dem leitfähigen Film die Stufe umfaßt, einen Metallcarbidfilm abzuscheiden.
7. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines ersten Films auf dem leitfähigen Film die Stufe umfaßt, einen Metallnitridcarbidfilm abzuscheiden.
8. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines ersten Films auf dem leitfähigen Film die Stufe umfaßt, einen Titannitrid enthaltenden Film abzuscheiden.
9. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines zweiten Films auf der freigelegten Oberfläche des feuerfesten Metallfilms die Stufe umfaßt, einen Film enthaltend ein Nitrid, ein feuerfestes Metallcarbid oder ein feuerfestes Metallsilicid abzuscheiden.
10. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines zweiten Films auf der freigelegten Oberfläche auf dem feuerfesten Metallfilm die Stufe umfaßt, eine Film der Wolframnitrid und/oder Wolframsilicid enthält, abzuscheiden.
11. Verfahren gemäß Anspruch 1, dadurch gekennzeichnet, daß die Stufe der Aussetzung des Halbleitersubstrats gegenüber einer oxidierenden Atmosphäre die Stufe umfaßt, daß man die Temperatur der oxidierenden Atmosphäre auf oberhalb 700°C erhöht.
12. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassende die Stufen:
Ausbildung eines isolierten Films auf einem Halbleitersubstrat,
Ausbildung eines leitenden Films auf dem isolierenden Film,
Ausbildung eines ersten Films auf dem leitfähigen Film, um eine Reaktion zwischen dem leitfähigen Film und einem feuerfesten Metallfilm zu vermeiden,
Ausbildung eines feuerfesten Metallfilms auf dem ersten Film,
Eliminieren eines Teils des feuerfesten Metallfilms auf dem ersten Film, wobei der leitfähige Film und der isolierende Film dann eine Gate-Elektrode bilden,
Ausbildung eines zweiten Films mit dem verbleibenden Teil des feuerfesten Metallfilms, um eine Oxidation der freigelegten Oberfläche des feuerfesten Metallfilms zu vermeiden,
Ausbilden eines Source-Bereiches und eines Drain-Bereiches auf der Oberfläche des Halbleitersubstrats unter Verwendung der Gate-Elektrode als Maske und
Aussetzen des Halbleitersubstrats einer oxidierenden Atmosphäre.
13. Verfahren gemäß Anspruch 12, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines zweiten Films auf dem verbleibenden Teil des feuerfesten Metallfilms die Stufe umfaßt, daß man einen Film, enthaltend ein feuerfestes Metallnitrid, ein feuerfestes Metallcarbid oder ein feuerfestes Metallsilicid, abscheidet.
14. Verfahren gemäß Anspruch 12, dadurch gekennzeichnet, daß die Stufe der Ausbildung eines zweite Films auf dem verbleibenden Teil des feuerfesten Metallfilms die Stufe umfaßt, daß man einen Wolframnitridfilm oder einen Wolframsilicidfilm abscheidet.
DE3901114A 1988-01-14 1989-01-16 Verfahren zur Herstellung einer Gateelektrode Expired - Fee Related DE3901114C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63004878A JP2624736B2 (ja) 1988-01-14 1988-01-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE3901114A1 true DE3901114A1 (de) 1989-07-27
DE3901114C2 DE3901114C2 (de) 1995-03-30

Family

ID=11595927

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3901114A Expired - Fee Related DE3901114C2 (de) 1988-01-14 1989-01-16 Verfahren zur Herstellung einer Gateelektrode

Country Status (4)

Country Link
US (1) US5132756A (de)
JP (1) JP2624736B2 (de)
KR (1) KR960012298B1 (de)
DE (1) DE3901114C2 (de)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081034A (en) 1992-06-12 2000-06-27 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
US5218511A (en) * 1992-06-22 1993-06-08 Vlsi Technology, Inc. Inter-silicide capacitor
JPH0629521A (ja) * 1992-07-07 1994-02-04 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
US5506449A (en) * 1993-03-24 1996-04-09 Kawasaki Steel Corporation Interconnection structure for semiconductor integrated circuit and manufacture of the same
US5470775A (en) * 1993-11-09 1995-11-28 Vlsi Technology, Inc. Method of forming a polysilicon-on-silicide capacitor
DE69517158T2 (de) 1994-11-30 2001-01-25 Micron Technology Inc Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases
KR0147626B1 (ko) * 1995-03-30 1998-11-02 김광호 타이타늄 카본 나이트라이드 게이트전극 형성방법
US5756396A (en) * 1996-05-06 1998-05-26 Taiwan Semiconductor Manufacturing Company Ltd Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect
KR100325383B1 (ko) * 1996-07-12 2002-04-17 니시무로 타이죠 반도체 장치 및 그 제조 방법
US6445004B1 (en) 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
US6337520B1 (en) 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
TW454339B (en) * 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6162715A (en) * 1997-06-30 2000-12-19 Applied Materials, Inc. Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride
US6020242A (en) * 1997-09-04 2000-02-01 Lsi Logic Corporation Effective silicide blocking
US5962904A (en) * 1997-09-16 1999-10-05 Micron Technology, Inc. Gate electrode stack with diffusion barrier
US6218276B1 (en) 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
US6037233A (en) * 1998-04-27 2000-03-14 Lsi Logic Corporation Metal-encapsulated polysilicon gate and interconnect
US6614083B1 (en) * 1999-03-17 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Wiring material and a semiconductor device having wiring using the material, and the manufacturing method
KR100294697B1 (ko) * 1999-06-16 2001-07-12 김영환 반도체 소자의 전도성 라인 형성 방법
US7245018B1 (en) 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
JP2001036072A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6265297B1 (en) * 1999-09-01 2001-07-24 Micron Technology, Inc. Ammonia passivation of metal gate electrodes to inhibit oxidation of metal
US6372618B2 (en) * 2000-01-06 2002-04-16 Micron Technology, Inc. Methods of forming semiconductor structures
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
US6458714B1 (en) 2000-11-22 2002-10-01 Micron Technology, Inc. Method of selective oxidation in semiconductor manufacture
KR100441681B1 (ko) * 2001-03-12 2004-07-27 삼성전자주식회사 금속 게이트 형성 방법
DE10157538B4 (de) * 2001-11-23 2006-05-11 Infineon Technologies Ag Feldeffekttransistor sowie Verfahren zu seiner Herstellung
KR100486248B1 (ko) * 2002-07-09 2005-05-03 삼성전자주식회사 실리콘옥사이드층을 포함하는 반도체소자의 제조방법
US20050095763A1 (en) * 2003-10-29 2005-05-05 Samavedam Srikanth B. Method of forming an NMOS transistor and structure thereof
WO2006016642A1 (ja) * 2004-08-13 2006-02-16 Tokyo Electron Limited 半導体装置の製造方法およびプラズマ酸化処理方法
KR100914542B1 (ko) * 2005-02-01 2009-09-02 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 이 플라즈마 처리 장치를 제어하는 컴퓨터 판독 가능한 기억 매체
US7592262B2 (en) * 2007-03-21 2009-09-22 United Microelectronics Corp. Method for manufacturing MOS transistors utilizing a hybrid hard mask
US20090269939A1 (en) * 2008-04-25 2009-10-29 Asm International, N.V. Cyclical oxidation process
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
US7829457B2 (en) * 2009-02-20 2010-11-09 Asm International N.V. Protection of conductors from oxidation in deposition chambers
US8507388B2 (en) 2010-04-26 2013-08-13 Asm International N.V. Prevention of oxidation of substrate surfaces in process chambers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263058A (en) * 1979-06-11 1981-04-21 General Electric Company Composite conductive structures in integrated circuits and method of making same
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1055884B (it) * 1976-02-17 1982-01-11 Montedison Spa Procedimento ad arco plasma di prodotti ceramici metallici e simili
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4445266A (en) * 1981-08-07 1984-05-01 Mostek Corporation MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance
US4429011A (en) * 1982-03-29 1984-01-31 General Electric Company Composite conductive structures and method of making same
JPS5933880A (ja) * 1982-08-19 1984-02-23 Nec Corp 半導体装置の製造方法
JPS5991685A (ja) * 1982-11-17 1984-05-26 株式会社デンソー セラミツクヒ−タ
JPS59188974A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置の製造方法
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
US4502209A (en) * 1983-08-31 1985-03-05 At&T Bell Laboratories Forming low-resistance contact to silicon
JPS6213075A (ja) * 1985-07-10 1987-01-21 Nec Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263058A (en) * 1979-06-11 1981-04-21 General Electric Company Composite conductive structures in integrated circuits and method of making same
US4640004A (en) * 1984-04-13 1987-02-03 Fairchild Camera & Instrument Corp. Method and structure for inhibiting dopant out-diffusion

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
High conductivity Tungsten Silicide-Tungsten Sandwich Structure. In: IBM TDB, Bd. 30, Nr. 7, Dez. 1987, S. 259-260 *
JP 62-13 075 (A), In: Patents Abstracts of Japan, E-515, Vol. 11, No. 182, 11.06.1987 *
JP 62-200747 A2. In: Patents Abstracts of Japan, E-583, 18.2.1988, Bd. 12, Nr. 54 *
JP 62-63448 A2. In: Patents Abstracts of Japan, E-533, 18.8.1987, Bd. 11, Nr. 254 *
Miller, N.E.: CVD Tungsten Interconnect and Contact Barrier Technology for VLSI. In: Solid State Technology, Dezember 1982, S. 85-90 *
Nicolet, M.-A.: Diffusion Barriers in Thin Films. In: Thin Solid Films, 52(1978), S. 415-418 u. 426-431 *

Also Published As

Publication number Publication date
DE3901114C2 (de) 1995-03-30
JPH01186675A (ja) 1989-07-26
KR960012298B1 (ko) 1996-09-18
KR890012373A (ko) 1989-08-26
JP2624736B2 (ja) 1997-06-25
US5132756A (en) 1992-07-21

Similar Documents

Publication Publication Date Title
DE3901114C2 (de) Verfahren zur Herstellung einer Gateelektrode
DE60023573T2 (de) Verfahren zur Herstellung eines Kondensators mit Tantalpentoxid in einem integrierten Schaltkreis
DE69029595T2 (de) Halbleiterbauelemente mit einem Wolframkontakt und sein Herstellungsverfahren
DE3850624T2 (de) Verfahren zum Herstellen von Halbleiterkontakten.
DE69031447T2 (de) Verfahren zur Herstellung von MIS-Halbleiterbauelementen
DE69635953T2 (de) VERFAHREN ZUR HERSTELLUNG EINER Ta205 DIELEKTRISCHEN SCHICHT
DE19630310C2 (de) Halbleitervorrichtung mit einem Kondensator und Verfahren zu deren Herstellung
DE3311635C2 (de)
DE4010618C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE10163345B4 (de) Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement
DE19620022A1 (de) Verfahren zur Herstellung einer Diffusionssperrmetallschicht in einer Halbleitervorrichtung
DE2213037C2 (de) Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einer polykristallinen Silizium-Gate-Elektrode
DE10021871A1 (de) Verfahren zum Herstellen einer Barriereschicht in einem elektronischen Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements mit einer Barriereschicht
DE3211761A1 (de) Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
DE19963674A1 (de) Oxynitrid-Gatterdielektrikum und Verfahren zur Formierung
DE2923737A1 (de) Passivierung eines integrierten schaltkreises
DE4337889B4 (de) Verfahren zum Herstellen eines Kondensators in einer Halbleiterspeichervorrichtung
DE2618445A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE3743591C2 (de)
DE3122437A1 (de) Verfahren zum herstellen eines mos-bauelements
EP0066730B1 (de) Gateisolations-Schichtstruktur, Verfahren zu ihrer Herstellung und ihre Verwendung
DE1789024A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE2225374B2 (de) Verfahren zum herstellen eines mos-feldeffekttransistors
DE3785699T2 (de) Halbleiteranordnung mit zwei durch eine isolationsschicht getrennten elektroden.
DE2654979C3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee