DE3887849T2

DE3887849T2 - Integrierte Schaltungspackung.

Info

Publication number: DE3887849T2
Application number: DE3887849T
Authority: DE
Inventors: Hans Erich Dietsch; William John Nestork
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-12-17
Filing date: 1988-11-22
Publication date: 1994-08-11
Anticipated expiration: 2008-11-23
Also published as: EP0320660A3; EP0320660B1; JPH01173627A; US4899208A; EP0320660A2; JPH0470774B2; DE3887849D1

Description

Diese Erfindung bezieht sich allgemein auf das Packen von Halbleiterbausteinen zur Anwendung in Computern, und insbesondere auf das Packen von ganzen Wafern aus Silicium, auf die integrierte Schaltbausteine aufgebracht sind.
In der Halbleitertechnik wird eine große Zahl von integrierten Schaltbausteinen, die komplexe integrierte Schaltungen bilden, mit in der Technik bekannten Verfahren auf Halbleitermaterialien wie Siliciumwafern aufgebaut; und, da sich die Technik weiterentwickelt, können größere Wafer mit den damit verbundenen Kosteneinsparungen für den Herstellungsprozeß verwendet werden. Typischerweise werden die Wafer zerschnitten oder auf andere Art in kleine Teile zerlegt, um eine große Zahl einzelner integrierter Schaltungschips zu bilden. Diese Chips werden dann einzeln oder in Gruppen auf geeignete Substrate wie metallisiertes Keramikmaterial aufgebracht. Mehrere solcher Substrate mit aufgebrachten Chips werden dann auf Karten oder Platten aufgebracht, um die elektrische Schaltung eines Computers oder eines anderen Produkts zu bilden.
Um die Effizienz und Wirksamkeit des Packens integrierter Schaltungen zu verbessern, hat es gemäß dem Stand der Technik Vorschläge gegeben, einen ganzen Wafer als Einheit zu packen, anstatt den Wafer in einzelne Chips zu zerlegen, womit eine erhöhte Effizienz bei der Packungsdichte erreicht wird wie auch die Notwendigkeit zum Zerteilen und die damit verbundenen Prozesse entfallen. Ein solcher Vorschlag wird in der US-Patentschrift 3 999 105, übertragen auf den Inhaber dieser Erfindung, dargestellt und beschrieben. In der Patentschrift 3 999 105 wird ein Packungsverfahren beschrieben, bei dem ein ganzer Wafer auf einen Waferträger aufgebracht wird. Um den Rand des Trägers herum sind Stifte vorgesehen, um den Wafer mit Strom zu versorgen, und die Träger mit Wafern darauf werden in einem Gehäuse angebracht. Die Träger und somit die Wafer sind elektrisch durch Stiftverbindungen verbunden, und das Gehäuse wird versiegelt und mit einem flüssigen Kühlmittel gefüllt, wobei die Kühlung durch Blasensieden erreicht wird.
Obwohl diese Art des Packens einige Vorteile hat, hat sie verschiedene Nachteile, die sie daran gehindert haben, breite Akzeptanz zu finden. Einer der Hauptnachteile dieses Vollwaferpackungsverfahrens ist das Problem, eine angemessene Stromversorgung auf zeitgemäße Weise zur Verfügung zu stellen, um die elektrischen Operationen gut funktionierend und zuverlässig auszuführen. Dies ist zum großen Teil darauf zurückzuführen, daß der elektrische Strom vom Rand des Wafers zugeführt wird, und bei der Stromzuführung am Rand tritt ein deutlicher Spannungsabfall vom äußeren Rand zu Bausteinen in der Mitte auf, denn wegen ihres Aufbaus haben die stromführenden Metalleitungen nur eine begrenzte Größe. Auch führen die Abstands- und Spannungsanforderungen zu einer recht langsamem Arbeitsweise der Bausteintreiber, die in der modernen CMOS-Technologie sehr kurze Signalanstiegszeiten aufweisen können.
Ein weiterer Nachteil dieser besonderen Technik ist das Flüssigkühlverfahren, das nicht völlig zuverlässig und ziemlich ineffizient ist.
Noch ein weiterer Nachteil der Technik des Vollwaferaufbaus ist die sehr große Empfindlichkeit des Aufbaus gegenüber thermischen Abweichungen des Wafers und des tragenden Substrats, die nur in geringem Maße vorhanden zu sein braucht, um zu einem Riß mit den damit verbundenen Fehlfunktionen von Baustein und Schaltung zu führen.
Mit der integrierten Schaltungspackung, wie sie im anhängenden Anspruch 1 offenbart wird, ist beabsichtigt, diese Nachteile zu beseitigen. Sie löst das Problem, eine verbesserte Vollwaferpackung zur Verfügung zu stellen, die verbesserte Stromzuführungs- und Verteilungseigenschaften sowie eine verbesserte thermische Kühlung und eine gute thermische Anpassung zwischen Wafer und Substrat aufweist. Die Packung enthält ein Substrat, das auf wenigstens einer Seite einen Halbleiterwafer trägt. Wafer und Substrat können weiterhin hinsichtlich des Ausdehnungskoeffizienten thermisch aufeinander abgestimmt sein. Der Wafer trägt auf ihm gebildete integrierte Schaltbausteine, und stromführende Leitungen auf der Oberfläche des Wafers verbinden die Bausteine untereinander, um integrierte Schaltungen zu bilden. Es sind elektrisch leitende Busse aus elektrisch leitenden Streifen vorgesehen, die sich quer über die Oberfläche des Wafers erstrecken und mit entsprechenden stromführenden Leitungen auf der Waferoberfläche verbunden sind. Die Streifen sind mit den gewünschten Spannungspegeln verbunden, um so den richtigen Spannungspegel direkt auf der Oberfläche des Wafers zur Verfügung zu stellen und dadurch die Schaltungskomponenten mit verbesserten Spannungs- und Signalansprecheigenschaften zu versorgen. Die integrierte Schaltungspackung enthält auch ein Abdeckteil als Kühlkörper, das den Wafer-Substrat-Baustein einschließt, und ein festes, anpassungsfähiges, thermisch leitendes Material zwischen der Abdeckung und dem Wafer. Weiter kann ein einstellbares Befestigungsmittel vorgesehen sein, um Substrat und Wafer an der Abdeckung zu befestigen und eine Justierung der Abdeckung in Bezug auf den Wafer zu ermöglichen, damit der Kontakt der Abdeckung und des Wafers mit dem thermisch leitenden, festen Material verbessert wird.
Die Erfindung wird unten im einzelnen mit Bezug auf die Abbildungen beschrieben, wobei:
Fig. 1 ist eine perspektivische Ansicht, teilweise im Querschnitt, eines Ausführungsbeispiels einer erfindungsgemäßen Vollwaferpackung;
Fig. 2 ist eine perspektivische Ansicht, teilweise im Querschnitt, eines weiteren Ausführungsbeispiels einer Vollwaferpackung;
Fig. 3 ist eine perspektivische, etwas schematische Ansicht des Wafers und der Stromversorgung für das Ausführungsbeispiel aus Fig. 2;
Fig. 4 ist eine perspektivische, etwas schematische Ansicht des Wafers und der Stromversorgung für das Ausführungsbeispiel aus Fig. 1;
Fig. 5 ist ein Querschnitt durch einen Teil des Rands des Bausteins aus Fig. 1 in vergrößertem Maßstab;
Fig. 6 ist ein mehr die Einzelheiten verdeutlichenderer Querschnitt durch einen Teil des Rands des Bausteins, wie ihn Fig. 5 zeigt;
Fig. 7 und 8 sind Querschnitte ähnlich denen in Fig. 5 und 6 einer modifizierten Form der Erfindung;
Fig. 9 ist eine perspektivische Ansicht, teilweise im Querschnitt, die ein weiteres Ausführungsbeispiel der Erfindung zeigt, das einen dreiteiligen Einzelbus benutzt, der mit der Seitenfläche angebracht ist; und
Fig. 10 ist eine perspektivische Ansicht, teilweise im Querschnitt, die noch ein weiteres Ausführungsbeispiel der Erfindung zeigt, das einen dreiteiligen Einzelbus benutzt, der mit der Kante angebracht ist.
Nun soll auf die Abbildungen Bezug genommen werden, und zunächst auf die Fig. 1, 4, 5 und 6, in denen ein erfindungsgemäßes Ausführungsbeispiel für eine Vollwaferpackung gezeigt wird. Es ist ein Substrat 10 vorgesehen, das auf seinen beiden Seiten Siliciumwafer 12 trägt, wobei die Wafer vorzugsweise durch Lötverbindungen 14 mit dem Substrat verbunden sind. Die Wafer 12 haben verschiedene Halbleiterbausteine, die auf ihren Oberflächen ausgeformt sind und sich in die Wafer hinein erstrecken und durch Leitungen aus leitendem Material 15 verbunden sind, um integrierte Schaltungen zu bilden. Solche Wafer mit diesen integrierten Schaltungen sind in der Technik gut bekannt, siehe z. B. US-Patentschrift 3 999 105. Das Substratmaterial besteht vorzugsweise aus mit Kupfer kaschiertem Invar, und es wird entweder Blei-Zinn- oder Blei-Indium-Lot bevorzugt. Einer der wichtigen Gesichtspunkte dieser Erfindung ist die Anforderung, daß die Wärmeausdehnungskoeffizienten von Substrat und Siliciumwafer einander angepaßt werden, denn wenn es irgendeine merkliche Fehlanpassung gibt, können Brüche und andere Fehler des Wafers auftreten. Aus folgenden Gründen bedeutet Anpassung jedoch nicht, daß das Substrat so gewählt werden muß, daß es denselben Wärmeausdehnungskoeffizienten hat wie der Wafer. Die arbeitenden Halbleiterbausteine sind auf oder nahe der Oberseite des Siliciumwafers angeordnet und erzeugen so im Betrieb Wärme, was zu einem Temperaturanstieg auf der oberen Fläche des Siliciumwafers führt. Der Wärmetransport durch den Wafer 12 und das Lot 14 zum Substrat 10 bringt einen Wärmeverlust mit sich, wodurch sich die Oberfläche des Substrats 10 auf einer niedrigeren Temperatur befindet als die Oberfläche des Siliciumwafers 12. Die Oberfläche des Siliciumwafers befinde sich zum Beispiel auf einer Temperatur von 85ºC, wenn der Baustein in Betrieb ist, wogegen die Oberfläche des Substrats bei einer Temperatur von etwa 75ºC liegen möge. Somit gäbe es einen deutlichen Unterschied in der Größe der aktuellen Ausdehnung zwischen dem Siliciumwafer und dem Substrat von der Umgebungs- zur Betriebstemperatur, wenn sie dieselben Wärmeausdehnungskoeffizienten hätten. Um dies auszugleichen, muß das Substrat einen proportional größeren Ausdehnungskoeffizienten als der Siliciumwafer haben. Der Unterschied der Ausdehnungskoeffizienten von Wafer und Substrat sollte dem Verhältnis des Temperaturanstiegs des Wafers zum Temperaturanstieg des Substrats von der Umgebungs- (d. h. der normalen Temperatur von Wafer und Substrat bei Nicht-Betrieb) bis zur mittleren Betriebstemperatur des Wafers entsprechen. In diesem Beispiel, als Umgebungstemperatur seien 20ºC angenommen, wäre das Verhältnis des Wärmeausdehnungskoeffizienten des Substrats zum Wärmeausdehnungskoeffizienten des Wafers (85-20) / (75-20) bzw. 65/55 bzw. 1,18. Hätte der Siliciumwafer etwa einen Wärmeausdehnungskoeffizienten von 3,0 10&supmin;&sup6;/ºC, sollte das Substrat einen Wärmeausdehnungskoeffizienten von 3,54 10&supmin;&sup6;/ºC (3,0 · 1,18) haben. In allgemeinerer Form ausgedrückt lautet die Formel zur Anpassung der Wärmeausdehnungskoeffizienten:
wobei TCEsub = Wärmeausdehnungskoeffizient des Substratmaterials
TCEwaf = Wärmeausdehnungskoeffizient des Wafermaterials
Twaf = mittlere Betriebstemperatur auf der Oberfläche des Wafers
Tsub = mittlere Betriebstemperatur auf der
= Oberfläche des Substrats
TAMB = Umgebungstemperatur
Es ist in der Technik bekannt, daß der TCE von Siliciumwafern sich mit verschiedenen Dotanden und anderen bekannten Faktoren ändert, und der TCE des Wafers kann leicht und routinemäßig bestimmt werden. Dies kann durch Aufbau eines Betriebsmodells geschehen oder kann auf der Grundlage des bekannten thermischen Widerstandes des Wafers und der Dicke des Wafers berechnet werden. In der Technik ist auch bekannt, daß der TCE von mit Kupfer kaschiertem Invar verändert werden kann, indem die Dicke des Kupferüberzugs verändert wird-. Somit liefern Routinerechnungen und/oder Temperaturmessungen die nötigen Werte, um das richtige Substrat für die geforderte thermische Ausdehnung auszuwählen.
Die Bausteine auf dem Siliciumsubstrat sind mit Anschlußpunkten 16 verbunden, die sich an dessen Rand befinden, wobei die Anschlußpunkte 16 über Anschlußdrähte 20 mit den entsprechenden Steckverbindern 18 verbunden sind, die um den Rand des Substrats 10 herum angeordnet sind. Diese Verbindungen werden vorzugsweise durch Laserschweißen der Anschlußdrähte sowohl an die Anschlußpunkte 16 als auch an die Steckverbinder 18 gebildet und können mit einem Abziehverfahren hergestellt werden, bei dem die Drähte in einer vorbestimmten Ordnung gehalten und dann mit einem Laser verschweißt werden.
Wie am besten Fig. 4 zu entnehmen ist, sind die Wafer zusätzlich zu den Leitervorrichtungen und verbindenden Leitungen 15 und den Signalanschlüssen 16 mit zwei Sätzen von Versorgungsspannungsleitungen 22 und 24 ausgestattet, wobei die Leitungen 22 angepaßt sind, um die gewünschten Versorgungsspannungspegel an die Bausteine zu führen, und die Leitungen 24 dazu dienen, das Massepotential an die Bausteine zu legen. Alternativ kann das Massepotential mittels des Substratmaterials angelegt werden, so daß die Leitungen 22 und 24 für verschiedene Spannungspegel benutzt werden können. Ein elektrisch leitender Bus 26 erstreckt sich quer über den Wafer und ist aus einem Spannungsabschnitt 28 und einem Masseabschnitt 30 aufgebaut, die durch ein dielektrisches Material 32 verbunden sind. In diesem Ausführungsbeispiel ist die Busoberfläche so beschaffen, daß sie mit den Leitungen 22 und 24 auf der Oberfläche des Wafers 12 Kontakt hat, und der Spannungsabschnitt 28 ist mit den Spannungsleitungen 22 durch Lötverbindungen verbunden, und der Masseabschnitt 30 ist mit den Masseleitungen 24 ebenfalls durch Lötverbindungen verbunden. Es gibt mehrere bedeutende Vorteile, um Spannungs- und Massepegel auf diese Weise an den Wafer zu legen, im Gegensatz zu den Randanschlüssen der Spannungsleitungen, wie sie für die Signale und dem Stand der Technik entsprechend verwendet werden. Erstens ist es notwendig, einen Leiter mit genügend großer Querschnittsfläche zur Verfügung zu haben, um einen nachteiligen Spannungsabfall zu vermeiden, der den Betrieb der Bausteine ungünstig beeinflussen kann; und es ist nicht praktisch, eine Leitung mit so großem Querschnitt mit Hilfe der Oberflächenmetallurgie auf dem Wafer zur Verfügung zu stellen, um den Spannungsabfall zu minimieren. Jedoch kann mit diesem Spannungsbusaufbau die erforderliche Leitergröße leicht erreicht werden, und jeder Punkt auf dem Wafer kann mit Spannung versorgt werden, ohne an die Notwendigkeit gebunden zu sein, die Spannung auf Metallurgieleitern mit kleinen Abmessungen vom Rand heranführen zu müssen. Wenn der Wafer und die Bausteine von einer solchen Größe und einem solchen Aufbau sind, daß die Spannung näher an andere Teile des Wafers herangeführt werden muß, kann eine Vielzahl zusätzlicher Busse entsprechend den elektrischen Anforderungen parallel zum Bus 26 verwendet werden, wobei die Abschnitte der Busse an geeignete Spannungs- und Masseleiter auf der Waferoberfläche angeschlossen werden. Ein zweiter Vorteil dieses Aufbaus besteht darin, daß die Spannungsquelle näher an die Bausteine gebracht wird, und dies kann in der CMOS-Technologie von Bedeutung sein, die von den Bausteintreibern schnelle Ansprechzeiten verlangt, was durch die größere Nähe der Spannungsquelle erreicht wird.
Der Spannungsabschnitt 28 hat eine Zuleitung 34, die mit einer Spannungsquelle verbunden ist, und der Masseabschnitt 30 hat eine Zuleitung 36, die mit Masse verbunden ist.
Es versteht sich, daß auch ein 3- oder 4-teiliger Einzelbus oder Mehrfachbusse verwendet werden könnten, wenn mehr als zwei Spannungspegel gewünscht sind. Zwei Typen von dreiteiligen Einzelbussen werden in Fig. 9 und 10 gezeigt. In Fig. 9 wird ein Bus 25a gezeigt, der zwei Spannungsabschnitte 27a und 29a und einen Masseabschnitt 31a enthält, die alle in ein dielektrisches Material 32a eingekapselt sind. Die Spannungsabschnitte 27a und 29a und der Masseabschnitt 31a bestehen vorzugsweise aus mit Invar plattiertem Kupfer, und sind dem Wärmeausdehnungskoeffizienten des Wafers auf dieselbe Art angepaßt, wie es zuvor in Hinblick auf die Anpassung der thermischen Ausdehnung von Wafer und Substrat beschrieben worden ist. Die Seitenfläche des Busses ist mit den Spannungsleitungen 21a und 23a und der Masseleitung 24a über Lötverbindungen 33a verbunden. In diesem Fall können zusätzlich zur Masse zwei verschiedene Spannungspegel erreicht werden.
Fig. 10 ähnelt Fig. 9, außer daß sie einen Kantenverbindungsaufbau zeigt, bei dem ein Bus 25b ein Paar Spannungsleitungen 27b und 29b und einen Masseabschnitt 31b enthält, die alle in ein dielektrisches Material 32b eingekapselt sind. Wieder sind die Spannungsleitungen 27b und 29b und der Masseabschnitt 31b aus mit Invar kaschiertem Kupfer gefertigt, wobei ihre Wärmeausdehnungskoeffizienten dem Wafer wie zuvor beschrieben angepaßt sind. In diesem Fall ist die Buskante mit den Spannungsleitungen 21b und 23b und der Masseleitung 24b durch Lötverbindungen 33b verbunden, aber in diesem Fall ist es ein Kantenverbindungsaufbau.
Wie die Fig. 1 und 5 zeigen, ist ein als Kühlkörper wirkendes Abdeckteil 38 vorgesehen, das aus einem Paar zusammenpassender, identischer Teile 40 aufgebaut ist, die den Waferaufbau einschließen. Jedes Teil 40 hat um seinen äußeren Rand herum Flansche 42. Eine Scheibe aus elastischem, thermisch leitendem, festem, nachgiebigen Material 44 ist zwischen jeden Wafer und das jeweilige Teil 40 der Kühlkörperabdeckung gelegt, um einen thermisch Leitungspfad herzustellen. Ein solches Material ist eine Mischung aus (gewichtsbezogen) etwa 100 Teilen Silicongummi, etwa 500 Teilen Zirconsilikat und etwa 6 Teilen eines Netzmittels, das von General Electric unter dem Handelsnamen VISCASEL 600M vertrieben wird. Dies liefert die gewünschten Eigenschaften guter thermischer Leitfähigkeit und Beständigkeit sowie Beständigkeit gegenüber Verformungen. Ein Ring aus elastischem Dichtungsmaterial 46 ist um jeden Flansch der Abdeckungen herum zwischen Flansch und Substrat 10 vorgesehen, und auf dem Rand in Abständen angebrachte Schrauben und Muttern 48 und 50 fügen die Abdeckteile 40 untereinander und mit dem Substrat federnd zusammen. Vorzugsweise hat jedes Abdeckteil 40 einen Schlitz 52, in den der Bus 26 eingefügt wird (Natürlich wird für jeden Bus ein Schlitz vorgesehen, wenn mehr als ein Bus vorhanden ist.).
Die Fig. 2 und 3 zeigen eine etwas modifizierte Form des erfindungsgemäßen Busaufbaus. In diesem Ausführungsbeispiel ist ein Bus 56 aus einem Spannungsabschnitt 58 und einem Masseabschnitt 60 aufgebaut, deren Flächen mit einem dielektrischen Kleber 62 zusammengefügt sind. Dieser Busaubau ist entworfen, um, wie es Fig. 3 zeigt, auf seiner Kante stehend mit dem Wafer 12 in Kontakt zu treten, anstatt mit seiner Fläche, wie es zuvor beschrieben worden ist. In jeder Abdeckungsvorrichtung 40 ist ein Schlitz 64 vorgesehen, in dem der Bus untergebracht wird.
Eine Modifikation der Erfindung wird in Fig. 7 und 8 gezeigt. In den zuvor beschriebenen Anwendungsbeispielen war zwischen dem Rand des Wafers und der Abdeckung und der Abdeckung und dem Rand des Substrats freier Raum. Jedoch wird in diesem Anwendungsbeispiel ein elastisches, festes, anpassungsfähiges, dielektrisches, thermisch leitendes Material 70 verwendet, das zugeschnitten oder auf andere Weise so geformt ist, daß es im wesentlichen in den Raum zwischen dem Wafer 12, einschließlich der Anschlußpunkte 16, wie auch den Raum um den Wafer herum, zwischen Substrat und Abdeckteil 38, paßt. Dies kann dieselbe Art von thermisch leitendem Material sein wie zuvor beschrieben. Das Material 70, wie es dargestellt ist, hat in der Mitte einen im wesentlichen gleichmäßig dicken Mittelteil 72, der über dem Wafer liegt, und einen geformten äußeren Teil 74, der in der Zone und um die Zone der elektrischen Signalverbindungen zu den Anschlußpunkten 16 und 18 herum liegt. Bei diesem Aufbau führt, wenn sich in einem Bereich des Wafers oder Substrats gewisse elektrische Verbindungen befinden, die nicht vollständig fest sind, eine leichte Erhöhung des Schraubenmomentes in diesem Bereich tendenziell zu einer Verbesserung der Verbindung, indem die kontaktierenden Oberflächen der Leitungsdrähte und der Anschlußpunkte fest zusammengedrückt werden, wodurch jede fehlerhafte Schweißstelle behoben wird. Damit wird ein festes (im Gegensatz zu einem flüssigen), thermisch leitendes, dielektrisches Material erforderlich, um den Druck des Drehmomentes in der Umgebung des erhöhten Drehmomentes auf die Verbindung von Anschlußpunkt und Leitungsdraht zu konzentrieren, da defekte Verbindungen zusätzliche Wärme erzeugen. Solche defekten Verbindungen können mit einem Temperaturdetektor aufgespürt werden, der in der Nähe der Verbindungen angebracht wird, so wie es im IBM Technical Disclosure Bulletin, Bd. 16, Nr. 2, vom 2. Juli 1973 beschrieben wird.

Claims

1. Integrierte Schaltungspackung mit

einem Substrat (10), dazu eingerichtet, auf wenigstens einer Seite einen Halbleiterwafer (12) zu tragen;

wenigstens einem Halbleiterwafer, der auf wenigstens einer Seite des Substrats angebracht ist,

einer Vielzahl von Halbleiterbausteinen, die auf der freien Oberfläche jedes Wafers gebildet sind;

wobei jeder Halbleiterwafer eine Vielzahl von Anschlußpunkten (16) besitzt, die um seinem Rand herum angeordnet sind, um Signale an die Bausteine zu liefern und Signale von den Bausteinen zu empfangen,

einer Vielzahl elektrischer Verbindungen (20), die auf dem Substrat um jeden Wafer herum angeordnet sind und den Anschlußpunkten auf jedem Wafer entsprechen,

elektrisch leitenden Zuleitungen, die die Anschlußpunkte auf jedem Wafer einzeln mit den Steckverbindern auf dem Substrat verbinden,

einer Abdeckung (38), die mindestens einen Wafer umschließt,

einem anpassungsfähigen, festen, thermisch leitenden Material, das zwischen dem Abdeckteil und den Zuleitungen liegt und im wesentlichen den Raum zwischen dem Abdeckteil und jedem Wafer sowie dem Abdeckteil und den Steckverbindern auf dem Substrat ausfüllt und mit jedem Wafer und dem Substrat und der Abdeckung in einer Kontaktverbindung steht,

verstellbaren Verbindungsmitteln (48, 50) um die Abdeckung herum und mit Verbindung zu der Abdeckung und dem Rand des Substrats, um die mechanische Kraft zu verändern, die auf den Rand des Substrats und alle mit ihm verbundenen Wafer ausgeübt wird, um defekte elektrische Verbindungen der Zuleitungen zu beheben, indem ein erhöhter Druck auf die Verbindungen der Zuleitungen ausgeübt wird;

und bei der jeder Halbleiterwafer eine Vielzahl von elektrisch leitenden Leitungen (15) hat, die sich parallel zueinander auf ihm erstrecken, wobei die Leitungen zumindest in eine erste Gruppe (22), die einen ersten Spannungspegel darstellt, und eine zweite Gruppe (24), die einen zweiten Spannungspegel darstellt, eingeteilt sind, wobei die Leitungen elektrisch so angeschlossen sind, daß sie die Bausteine auf dem Wafer mit Strom versorgen;

ersten (28) und zweiten (30) elektrisch leitenden Streifen, die sich quer zu den elektrisch leitenden Leitungen über den Wafer erstrecken,

Verbindungsmitteln, die die ersten und zweiten Streifen, die sich zu der ersten bzw. zweiten Gruppe elektrisch leitender Leitungen erstrecken, verbinden;

Mitteln (34, 36), um den ersten und zweiten Streifen mit getrennten Spannungspegeln zu verbinden,

wobei die Streifen auf der Oberfläche des jeweiligen Wafers die Betriebsspannungspegel bereitstellen.

2. Integrierte Schaltungspackung gemäß Anspruch 1, wobei der erste (28) und zweite (30) elektrisch leitende Streifen einen Busteil (26) enthalten, das ein Paar leitender Streifen (28, 30) besitzt, die durch ein dielektrisches Material (32) zusammengefügt und voneinander getrennt werden.

3. Integrierte Schaltungspackung gemäß Anspruch 2, wobei der Bus (56) entlang einer Buskante auf dem Wafer befestigt ist.

4. Integrierte Schaltungspackung gemäß Anspruch 2, wobei der Bus (26) entlang einer Busfläche auf dem Wafer befestigt ist.

5. Integrierte Schaltungspackung gemäß Anspruch 2, wobei sich eine Vielzahl von Busteilen (25a, 25b) über den Wafer erstrecken.

6. Integrierte Schaltungspackung gemäß Anspruch 1, wobei die Streifen in ein dielektrisches Material (32a, 32b) eingeschlossen sind.

7. Integrierte Schaltungspackung gemäß Anspruch 6, wobei wenigstens zwei Streifen (27a, 27b; 29a, 29b) an zwei verschiedene Spannungspegel angeschlossen sind und ein dritter Streifen (31a, 31b) an den Massepegel angeschlossen ist.

8. Integrierte Schaltungspackung gemäß einem der vorhergehenden Ansprüche, wobei Temperaturmeßmittel in der Nähe von wenigstens einigen der erwähnten Verbindungen angebracht sind.