DE4411973C2 - KGD-Anordnung und Verfahren zur Herstellung einer KGD-Anordnung - Google Patents
KGD-Anordnung und Verfahren zur Herstellung einer KGD-AnordnungInfo
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Description
Die vorliegende Erfindung betrifft eine KGD-Anordnung (unter
KGD-Anordnung wird ein nicht vergossener IC-Chip verstanden,
der hinsichtlich seiner elektrischen Eigenschaften getestet
und für gut befunden wurde, und dessen Zuverlässigkeit im
Rahmen von Einbrenntests überprüft wurde, so daß jeder ein
zelne dieser IC-Chips für die Herstellung von MCM
(Mehrfachchip-Moduln) geeignet ist) und ein Verfahren für
deren Herstellung und insbesondere eine KGD-Anordnung und ein
Verfahren für deren Herstellung, wobei eine Vielzahl von inte
grierten Schaltkreisen (nachstehend als "IC-Chips" bezeich
net), die aus einem Wafer herausgetrennt sind, einem Wechsel
strom-(AC) oder Einbrenn-Test zusammen unterworfen werden,
unter Verwendung eines allgemeinen Halbleitermontagevorgangs,
um so eine Massenproduktion der KGD-Anordnung ohne Beschädi
gung zu ermöglichen.
Es ist bekannt, daß IC-Chips im wesentlichen einem AC-Test
oder einem Einbrenn-Test während der Herstellung der Halblei
terbauteile unterworfen werden, um nicht-funktionierende IC-
Chips auszusortieren. Da jedoch bloße IC-Chips aus dem Wafer
herausgetrennt werden, kann ein Testmustergeneratorschaltkreis
mit den elektrischen Signalleitungen des IC-Chips nicht so
verbunden werden, daß der Wechselspannungs-Test oder Einbrenn-
Test ausgeführt werden kann. Daher werden, wie in Fig. 1
gezeigt, der allgemeine Wechselspannungs-Test und der
Einbrenn-Test an dem IC-Chip ausgeführt, der mit einem Gehäuse
aus EMC (Epoxy Molding Compound) umhüllt ist.
Wie in Fig. 1 gezeigt, stehen äußere Anschlüsse 12, die mit
(nicht gezeigten) Chip-Anschlußflecken verbunden sind, entlang
den Seitenwänden des Gehäuses ab.
Ein Testsockel 15 zum Aufnehmen des Gehäuses 10 hat eine Viel
zahl von Öffnungen 14, um die äußeren Anschlüsse 12
aufzunehmen und feste Anschlüsse 14, die von den unteren
Abschnitten der Ausnehmungen 14 nach unten wegstehen.
Das Gehäuse 10 mit den wegstehenden äußeren Anschlüssen 12
wird in die Ausnehmungen 14 des Testsockels 15 eingefügt und
der Testsockel 15 wird mit einem nicht gezeigten Einbrenn-
Schaltkreis verbunden. So werden der AC-Test und der Wechsel
spannungs-Test ausgeführt, während das Gehäuse 10 in dem
Testsockel 15 sich befindet.
Während des AC-Tests und des Einbrenntests wird der IC-Chip mit
Testsignalen gespeist, die eine höhere Spannung als beim
Normalbetrieb haben und der IC-Chip wird einer erhöhten Umge
bungstemperatur ausgesetzt. Dann wird geprüft, ob in einem der
IC-Chips, die unter diesen Umständen mit dem Testsignal ge
speist werden, Defekte auftreten. Beispielsweise können in
DRAMs defekte Speicherschaltkreise, defekte Speicherzellen und
defekte Verbindungsleitungen geprüft werden.
Dementsprechend können während des Einbrenn-Tests Defekte
(z. B. Durchbruch einer Isolierschicht aufgrund eines Gateoxid
defektes) erkannt werden, die in jeglichem IC-Chip während des
Normalbetriebes auftreten können und dabei dann Probleme
bereiten können. Daher kann der IC-Chip mit einem derartigen
Defekt während des Ausführens eines Einbrenn-Testes erkannt
werden und als schlechtes Produkt behandelt werden. Wie vor
stehend beschrieben, wird der defekte IC-Chip entfernt, bevor
er ausgeliefert wird, um die Zuverlässigkeit des Produktes zu
garantieren.
Da jedoch der Einbrenn-Test unter Verwendung des Testsockels
an dem Halbleiterchip in dem Gehäuse ausgeführt wird, kann ein
als defekt erkannter IC-Chip nicht wiederverwendet werden.
Aus diesem Grund wurde anstelle der Verwendung eines Ein-
Chip-Gehäuses, eine Mehrfach-Chip-Technik vorgeschlagen, die
einen Flip-Chip verwendet, um eine Vielzahl von bloßen Chips
auf einer Keramikplatte thermisch anzubringen. Die Mehr
fach-Chip-Technik wird durch unterschiedliche Integrationsver
fahren wiedergegeben, die eine Integration in großem Maßstab
bei hoher Geschwindigkeit, hohen Kapazitäten und kleinen
Größen ermöglicht. Ein beispielhaftes Verfahren dafür ist ein
Integrationsverfahren durch ein Mehrfach-Chip-Modul.
Das Mehrfach-Chip-Modul wird zum Erzielen sehr hoher Integra
tion in der Weise verwendet, daß eine Vielzahl von IC-Chips
auf einer mehrlagigen Keramik- oder Kunststoffplatte in her
kömmlicher Weise verbunden angeordnet sind, dicht verlegte
Verbindungen an deren unterem Abschnitt aufweisen. Derzeit
wird das Mehrfach-Chip-Modul erfolgreich bei Super-Computern
etc. durch Firmen wie IBM, DEC und Hitachi verwendet.
Trotz diesem Vorteil ist das Mehrfach-Chip-Modul technisch und
wirtschaftlich aufgrund der folgenden Gründe begrenzt.
Das heißt, verglichen mit der Einzel-Chip-Gehäusetechnik weist
das Mehrfach-Chip-Modul mit der Vielzahl von IC-Chips einen
erhöhten Integrationsmaßstab auf, aber die Produktionsausbeute
ist nennenswert verringert bei stark erhöhten Herstellungsko
sten.
Wegen des vorstehend genannten Grundes, der auf alle Gehäuse
techniken zutrifft, hat das Mehrfach-Chip-Modul Schwierig
keiten, sich nennenswerte Marktanteile zu sichern. Das
schwierigste Problem des Mehrfach-Chip-Moduls besteht darin,
ausreichend KGD zu bekommen (d. h. IC-Chips, die nicht mit
einem Gehäuse versehen sind, aber sich nach Beendigung der
Tests in dem gleichen Maß wie bei der herkömmlichen Gehäuse
technik als zuverlässig herausgestellt haben), was sich direkt
auf die Herstellungsausbeute auswirkt.
Die vorliegende Erfindung dient dazu, KGD in ausreichendem
Umfang bereitzustellen. Nachstehend werden die bloßen IC-Chips
ohne jeglichen Schaden, die allen Tests unterworfen wurden,
als die KGD bezeichnet. Der bloße Chip ist ein herkömmlicher
IC-Chip, der nicht mit einem Gehäuse versehen worden ist,
nachdem er von dem Wafer als einzelner Chip getrennt worden
ist, wie z. B. Flip-Chips, Verdrahtungs-Chips, etc.. Das de
tailliertere Konzept des KGD ist in einem Dokument "Potential
Project Report", 1992, Microelectronic and Computer Technology
Corporation beschrieben.
Obwohl die Wichtigkeit der KGD, die in dem Mehrfach-Chip-Modul
verwendet werden, steigt, ist die Massenproduktion preiswerter
KGD sehr schwierig.
Genauer gesagt hat der einzelne bloße Chip, der von dem Wafer
getrennt worden ist, keine externen Anschlüsse, um die Verwen
dung eines Testsockels zu ermöglichen, damit der Chip-Test
ausgeführt werden kann. Demzufolge können der AC-Test und der
Einbrenn-Test nicht ausgeführt werden, bevor der IC-Chip auf
einer Schaltkreisplatine installiert ist, wobei der Chip in
bloßem Zustand sich befindet.
Als eine Technik, um das Problem zu lösen, wurde ein Flip-
Chip-Test-Sockeladapter vorgeschlagen, der erlaubt, den
AC-Test und den Einbrenn-Test in dem bloßen Chip-Zustand
auszuführen, indem ein Lottropfen an jedem Elektrodenanschluß
fleck des Chips angebracht wird. Diese Technik ist in dem
Patent US 5 006 792, beschrieben und in Fig. 2 und 3
erläutert.
Fig. 2 ist eine perspektivische Ansicht, die einen herkömmli
chen Flip-Chip mit einem Lotkügelchen zeigt. Fig. 3 ist eine
Schnittansicht, die den Zustand des Flip-Chips von Fig. 2
zeigt, wie dieser in einem Testsockeladapter angeordnet ist.
Wie in Fig. 2 gezeigt, weist ein IC-Chip 22 einen Bondflecken
mit einer Vielzahl von Lotkügelchen 24 darauf auf. Der IC-Chip
22 wird in seinen eigenen Testsockeladapter eingeführt, der
nachstehend unter Bezugnahme auf Fig. 3 beschrieben ist, und
dann getestet.
Wie in Fig. 3 gezeigt, weist der Testsockeladapter 20 ein Sub
strat 28 mit auskragenden Pfosten 26 auf, die jeweils mit den
Lotkügelchen 24 des eingefügten IC-Chips 22 verbunden sind, und
das Substrat 28 wird in einem Gehäuse 20 gehalten. Ein Bezugs
zeichen 23 bezeichnet einen Anschluß, der mit dem auskragenden
Pfosten 26 verbunden ist. Das Bezugszeichen 27 ist ein An
schluß, der aus dem Gehäuse 20 herausragt. Das Bezugszeichen
25 ist eine Führungsstange, um den IC-Chip 22 sicher zu hal
ten, wenn der IC-Chip 22 eingeführt wird.
Das Testverfahren des IC-Chips unter Verwendung des Test
sockeladapters gemäß der vorstehenden Anordnung ermöglicht den
Test des Zustandes des bloßen Chips, bevor dieser in ein
Gehäuse eingebracht wird.
Bei dieser herkömmlichen Technik wird der von dem Wafer
getrennte einzelne IC-Chip 22 bereitgestellt und der Chip-Test
und Einbrenn-Test muß an dem Chip in bloßem Zustand ausgeführt
werden, während das Lotkügelchen 24 ein metallischer Vorsprung
ist, der auf jedem Elektrodenanschlußfleck des IC-Chips 22
gebildet ist. Allerdings ist eine teure Vorrichtung mit hoher
Präzision erforderlich aufgrund der feinen Abstände zwischen
den Elektrodenanschlußflecken, um die höhere Packungsdichte
während der Ausbildung das Lotkügelchen auf dem Elektrodenan
schlußflecken des einzelnen IC-Chips zu erreichen.
Darüber hinaus sollte der Chip während des Test einzeln
gehandhabt werden, was den Gesamtablauf sehr schwierig gestal
tet.
JP 4-97 557 A (Offenlegungsschrift und englischsprachige Zu
sammenfassung) zeigt eine Anordnung von Halbleiterbausteinen,
die als getestete und mit einem Gehäuse versehene integrierte
Schaltungen an einem Anschlußrahmen befestigt werden, um die
weitere Verarbeitung zu vereinfachen.
US 4,918,385 offenbart einen Anschlußrahmen, auf dem mehrere
einzelne IC-Chips angebracht sind. Jeder IC-Chip wird nach dem
Einbrennen einem Test unterzogen, um fehlerhafte IC-Chips zu
erkennen. Es ist nicht offenbart, wie Kontaktflächen der IC-
Chips mit der Testanordnung verbunden werden.
EP 0 009 610 A1 zeigt ein Verfahren zur Herstellung prüfbarer
Halbleiter-Miniaturgehäuse in Bandform, bei dem Anschlußspinnen
in Form bandförmiger Zwischenträger hergestellt werden, eine
Innenkontaktierung von IC-Chip und Anschlußspinne ausgeführt
wird, der kontaktierte IC-Chip gekapselt wird, und die Außen
anschlüsse des Systemträgers freigestanzt werden.
Aus EP 0 163 081 A1 ist ein Verfahren zum Herstellen eines
verkapselten IC-Chips bekannt, bei dem elektrische Verbindungen
zwischen Anschlüssen und dem Chip hergestellt werden. Die
Anschlüsse sind an einem Anschlußrahmen befestigt. Der IC-Chip
wird dann elektrisch geprüft und in einem Gehäuse verkapselt.
Die während des Prüfens verwendeten Bonddrähte sind auch im
fertiggestellten Halbleiterbauteil enthalten.
US 5,008,615 offenbart eine Vorrichtung und ein Verfahren zum
Testen integrierter Schaltungen. Der Testvorgang findet statt,
nachdem die Anschlüsse beschnitten und teilweise ausgebildet
worden sind, aber vor dem Entfernen des Bausteins von einem
Anschlußrahmen.
US 4,442,967 und JP 3-66 130 A (englischsprachige Zu
sammenfassung) offenbaren
Verfahren zum Herstellen von Kontakt-Höckern aus
Bonddrahtkugeln. Der Bonddraht wird von der Bond
drahtkugel abgerissen.
Die Schwierigkeiten bei der Herstellung der KGD gemäß der her
kömmlichen Technik können wie folgt zusammengefaßt werden:
- 1. Da der herkömmliche IC-Chip nicht dem AC-Test und dem Ein brenn-Test unterworfen werden kann, werden Lotkügelchen ausge bildet und jeweils ein eigener Testsockel verwendet, so daß die Produkte nur in kleinen Mengen bereitgestellt werden kön nen.
- 2. Der IC-Chip muß einzeln gehandhabt werden, was die Gesamt handhabung der Chips schwierig gestaltet.
- 3. Der KGD ist relativ teuer, verglichen mit dem IC-Chip im Gehäuse.
- 4. Es ist schwierig, einen Testsockel bereitzustellen.
- 5. Es gibt keinen standardisierten IC-Chip.
Die vorliegende Erfindung dient dazu, die vorstehend beschrie
benen Probleme zu lösen. Demgemäß ist es ein Ziel der vorlie
genden Erfindung, eine KGD-Anordnung und ein Herstellungsver
fahren dafür bereitzustellen, um in der Lage zu sein, einen
AC-Test und einen Einbrenn-Test an herkömmlichen IC-Chips aus
zuführen, die aus dem Wafer herausgetrennt sind, ohne daran Lotkügelchen
ausbilden zu müssen.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin,
eine KGD-Anordnung und ein Herstellungsverfahren dafür bereit
zustellen, um AC-Tests und Einbrenn-Tests an einer Vielzahl
von IC-Chips gleichzeitig auszuführen.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin,
eine KGD-Anordnung und ein Herstellungsverfahren dafür bereit
zustellen, um Wechselspannungs- und Einbrenn-Tests mit einer
Vorrichtung auszuführen, die bei üblichen IC-Baugruppen ver
wendet wird.
Um die vorstehend genannten Ziele der Erfindung zu erreichen, weist
eine KGD-Anordnung die Merkmale des Anspruchs 1 auf.
Um ein weiteres Ziel der vorliegenden Erfindung zu erreichen,
wird ein Verfahren zur Herstellung einer KGD-Anordnung mit den in Anspruch 5 genannten
Schritten bereitgestellt.
Die vorstehenden Ziele und andere Vorteile der vorliegenden
Erfindung werden durch die detaillierte Beschreibung der
bevorzugten Ausführungsform und unter Bezugnahme auf die bei
gefügten Zeichnungen deutlicher, in denen:
Fig. 1 eine perspektivische Darstellung ist, die einen Test
sockel gemäß einer herkömmlichen Technik zeigt;
Fig. 2 eine perspektivische Ansicht ist, die einen Flip-Chip
mit Lottropfen gemäß einer herkömmlichen Technik zeigt;
Fig. 3 eine Schnittansicht ist, die einen Zustand des Flip-
Chips von Fig. 2 in einem Testsockeladapter zeigt;
Fig. 4 eine Draufsicht ist, die einen Anschlußrahmen zeigt,
der bei der Herstellung einer KGD-Anordnung gemäß der
vorliegenden Erfindung zeigt;
Fig. 5A und B ein Verfahren zur Herstellung der KGD-Anordnung
gemäß der vorliegenden Erfindung zeigen;
Fig. 6 eine perspektivische Ansicht ist, die ein einzelnes KGD
der KGD-Anordnung gemäß der vorliegenden Erfindung
zeigt; und
Fig. 7 einen Zustand bei der Verwendung einer Schneidevorrich
tung zeigt, die bei der Herstellung der KGD-Anordnung
gemäß der vorliegenden Erfindung verwendet wird.
Fig. 4 zeigt einen Anschlußrahmen, der bei der Herstellung
einer KGD-Anordnung gemäß der vorliegenden Erfindung
verwendet, und in dem der Anschlußrahmen durch ein übliches
Gestaltungsverfahren gebildet wird.
Wie in Fig. 4 gezeigt, hat der Anschlußrahmen 30 regelmäßig
angeordnete Trägerflächen 32 gleicher Größe und eine Vielzahl
von Anschlüssen 34, die auf beiden Seiten der jeweiligen Trä
gerflächen 32 angeordnet sind.
Da der Anschlußrahmen 30 nicht für das übliche IC-Chip-Gehäuse
vorgesehen ist, ist kein Sperr-Riegel (dam bar) ausgebildet.
Ein Bezugszeichen 36 bezeichnet eine Öffnung, um eine Verfor
mung der Anschlüsse 34 während eines Trimmprozesses zu verhin
dern und 38 ist ein Verbindungssteg, um die Trägerflächen 32
zu tragen.
Fig. 6 ist eine perspektivische Ansicht, die einen einzelnen
KGD der KGD-Anordnung gemäß der vorliegenden Erfindung zeigt.
Die KGD-Anordnung ist nach dem Ausführen sämtlicher AC- und
Einbrenn-Tests in dem Zustand, daß die Vielzahl der KGD auf
den Anschlußrahmen 30 von Fig. 4 zum Drahtbonden der Elektro
denanschlußflecken des IC-Chips 31 an die Anschlüsse gebracht
wird. Der Einfachheit halber wird die Struktur der KGD-Anord
nung weiter unten beschrieben und das Herstellungsverfahren
wird nachstehend zuerst beschrieben.
Fig. 5A und 5B zeigen ein Herstellungsverfahren für die
KGD-Anordnung gemäß der vorliegenden Erfindung.
Wie in Fig. 5A gezeigt, wird der Anschlußrahmen 30, der durch
übliche Anschlußrahmengestaltungsverfahren gebildet wird, wie
in Fig. 4 vorbereitet. Ein Klebestreifen 39 wird angebracht,
um die Anschlüsse 34 auf dem Anschlußrahmen 30 zu befestigen.
Hierbei werden Polyimide mit hervorragenden Adhäsionseigen
schaften als Klebestreifen 39 verwendet.
Wie in Fig. 5B gezeigt, wird der IC-Chip 31 mit einer Vielzahl
von Elektrodenanschlußflächen, der von dem Wafer losgetrennt
worden ist, auf die einzelnen Trägerflächen 32 des Anschluß
rahmens 30 aufgebracht. Für die Aufbringung wird ein Bauteil
befestigungsklebstoff verwendet, der leitfähige Materialien,
z. B. Lot, thermische abbindende Harze oder thermoplastische
Harze, je nach Verwendungszweck einsetzt.
Wenn das leitfähige Material, z. B. das Lot verwendet wird,
wird das Lot mit einer entsprechenden Menge auf die Träger
fläche 32 aufgebracht und der IC-Chip wird thermisch fest
gepreßt. Der Grund der Verwendung eines leitfähigen Materials,
z. B. des Lotes, dient dazu, den Stromfluß von dem Anschlußrah
men zu ermöglichen, falls der hintere Abschnitt als Massean
schluß verwendet wird, oder um zu ermöglichen, daß die Träger
fläche, die an der unteren Oberfläche des einzelnen KGD
anliegt, als Wärmeblech einsetzbar ist.
Außerdem können Epoxidharze und Polyamic-Säuren, die durch
Polyimide gehärtet sind, als das wärmeabbindende Harz verwen
det werden.
Wenn das KGD ohne Befestigung an der Trägerfläche erwünscht
ist, können thermoplastische Harze inklusive Polyarylen-,
Polyether-, Polysulfon- und Polyarylatharze als Klebstoff
verwendet werden. Dabei muß aufgrund der Fließfähigkeit eines
Reflows bei einer vorbestimmten Temperatur das KGD leicht von
der Trägerfläche getrennt sein.
Nachdem das Anbringen beendet ist, werden die jeweiligen Elek
trodenanschlußflecken des IC-Chip 31 und die Enden der An
schlüsse 34, die den jeweiligen Elektrodenanschlußflecken
entsprechen, mit Hilfe eines Thermokompressionsverfahrens
unter Verwendung von Gold (Au) Draht-gebondet. Als Bonddraht
37 kann jegliches Material, z. B. Aluminium und dgl., das an
den Aluminiumelektrodenanschlußflecken eines herkömmlichen IC-
Chips 31 mit Hilfe von Ultraschallwellen angebondet werden
kann, verwendet werden.
Nach dem Drahtbonden wird ein Trimmverfahren ausgeführt, um
den Anschlußrahmen 30 elektrisch von den Draht-gebondeten An
schlüssen 34 zu trennen. Die Öffnung 36 erleichtert den
Trimmvorgang.
Nach dem Trimmvorgang für die Anschlußisolierung werden der
AC- und Einbrenn-Test ausgeführt. Der vorstehend beschriebene
allgemeine IC-Montagevorgang, wie die Anschlußrahmenvorberei
tung, das Drahtbonden und das Trimmen, um die elektrisch mit
den Elektrodenanschlußflecken des IC-Chips verbundenen An
schlüsse zu trennen, ist lediglich eine Abfolge von Arbeiten,
um den Test und das Einbrennen auszuführen.
Hierbei werden einzelne Chips nicht getrennt, um getestet zu
werden, sondern der gesamte Anschlußrahmen 30, an dem eine
Vielzahl von Anordnungen der IC-Chips 31 über die Anschlüsse
34 Draht-verbondet ist, werden gleichzeitig getestet.
Eine Testanordnung, die geeignet ist, um den gesamten An
schlußrahmen 30 gleichzeitig zu testen, kann zum Gebrauch
entsprechend gestaltet werden.
Der Elektrodenanschlußflecken jedes IC-Chips wird mit dem An
schluß 34 durch den Bonddraht 37 verbunden und der Anschluß 34
dient als Testelektrodenanschluß, so daß die Testvorrichtungs
gestaltung einfacher als der herkömmliche Testsockeladapter
ist, bei dem die feinen Lotkügelchen auszubilden sind.
Unter Verwendung der Testvorrichtung können etwa 16 IC-Chips
31 auf dem einzelnen Anschlußrahmen 30 gleichzeitig getestet
werden. Durch Fortsetzen des AC- und Einbrenntestes können
defekte IC-Chips erkannt und als minderwertige Produkte be
handelt werden.
In dem letzten Schritt der KGD-Anordnungs-Herstellungsabfolge,
der als der wichtigste Schritt in diesem neuen Verfahren be
trachtet werden kann, um KGDs herzustellen, nach dem Beenden
des AC-Tests und des Einbrenntests, werden die Bonddrähte 37,
die die jeweiligen Elektrodenanschlußflecken des IC-Chips 31
mit den Anschlüssen 34 verbinden, die den jeweiligen Elektro
denanschlußflecken zugeordnet sind, durchgeschnitten.
Der Bonddraht 37 zum Bereitstellen des Testelektrodenpins wäh
rend des AC-Tests und des Einbrenn-Tests wird entfernt, da er
nicht direkt für die KGD-Anordnung gemäß der vorliegenden Er
findung notwendig ist.
Für den Schneideprozeß des Bonddrahtes 37 wird ein in Fig. 7
gezeigter Schneideapparat 40 verwendet. Der Schneideapparat 40
ist als ein Meißel mit einer scharfen Klinge an dessen Kante
gestaltet, wobei im wesentlichen Diamant verwendet wird. Es
könnten auch andere Materialien für die Klinge verwendet wer
den, z. B. Wolframcarbid mit Diamantbeschichtung, eine ge
schärfte Stahlklinge usw.. Der Schneideapparat 40 ist an einem
durch einen Präzisionsschrittmotor auf- und abbewegbaren Arm
befestigt, der mit einer Toleranz von etwa 1 µm bewegbar ist.
Vorwärts- nach Rückwärts- und Rechts- nach Linksbewegungen
können ebenfalls durch einen X-Y-Tisch mit hoher Genauigkeit
gesteuert werden.
Fig. 7 zeigt einen Zustand zur Verwendung der Schneidevorrich
tung, die bei der Herstellung der KGD-Anordnung gemäß der vor
liegenden Erfindung verwendet wird. Ein wichtiges Merkmal
hierbei ist, den Draht mit einer Diamantklinge zu schneiden,
nachdem sämtliche erforderlichen Tests und Einbrennvorgänge
abgeschlossen sind.
Wie in Fig. 7 gezeigt, wird die Schneidevorrichtung 40 bewegt,
um dicht an der mittleren Oberfläche des IC-Chips 31 zu sein,
der auf dem Anschlußrahmen 30 angeordnet und mit diesem
Draht-verbondet ist. Eine Justierung der linken zur rechten
Richtung um den oberen Abschnitt der Drahtkugel 37a des
Bonddrahtes 37 wird durch den X-Y-Tisch erreicht. Zum Zweck
der Präzisionssteuerung der Drahtkugelabmessung sollte der
Anschlußrahmen durch einen Vakuumspanner auf dem X-Y-Tisch
befestigt sein.
Nach dem Schneiden des Bonddrahtes 37 verbleibt nur die
geschnittene Drahtkugel 33 auf dem Elektrodenanschlußfleck des
IC-Chips 31. Die geschnittene Drahtkugel 33 kann als Kontakt
kügelchen (bump) verwendet werden. Dabei können die Gestalt
und die Höhe des Kügelchen ohne weiteres durch Justieren der
Absenkhöhe der Schneidvorrichtung eingestellt werden.
Das Drahtbonden kann wiederholt auf der oberen Oberfläche der
geschnittenen Drahtkugel 33 ausgeführt werden, um zu ermögli
chen, daß der Bondflecken, sollte dies erforderlich sein,
mehrfach mit einem Kügelchen versehen wird. Um die Zuverläs
sigkeit des Draht-gebondeten Chips sicherzustellen, wird der
Draht geschnitten und dann erneut gebondet, um einen Zugtest
auszuführen, der mit den gleichen vorteilhaften Daten endet,
wie der erste Bondvorgang. Des weiteren hat ein Experiment der
Anmelderin die gleichen Daten bei fünfmaligem Wiederholen der
Tests ohne Fehler ergeben.
Die nach dem Schneidvorgang des Bonddrahtes erhaltene Struktur
ist in Fig. 6 gezeigt, bei der die Bonddrähte, der Klebestrei
fen und die Anschlüsse entfernt sind, und die IC-Chips 31 ohne
einen Defekt, die dem AC-Test und dem Einbrenn-Test
unterworfen wurden, sind an dem Anschlußrahmen 30 unter
Zwischenlage eines Klebestoffes 35 befestigt.
In der schließlich erhaltenen KGD-Anordnung gemäß der vorlie
genden Erfindung ist das einzelne KGD, das in Fig. 6 gezeigt
ist, an dem Anschlußrahmen 30 als eine Vielzahl von Anordnun
gen befestigt. Mehrere Lagen dieser Anschlußrahmen 30 können
auf einem derzeit verwendeten Anschlußrahmenmagazin angebracht
verkauft werden. Darüber hinaus sind die bereits getesteten
Chips in einem preiswerten wegwerfbaren Magazin verpackt, das
an den Endbenutzer ausgeliefert wird. Nach dem Durchschneiden
der Befestigungsstange kann die Vielzahl der an den Käufer
ausgelieferten IC-Chips als einzelnes KGD verwendet werden
durch Befestigen der Aufnahmefläche an dessen Unterseite. Die
Aufnahmefläche kann als Wärmeableitblech verwendet werden, wie
vorstehend erwähnt.
Wie sich aus der vorstehenden Beschreibung ergibt, wird der
IC-Chip in der vorliegenden Erfindung nicht individuell ge
handhabt, so daß eine Beschädigung, die während der Handhabung
des Chips leicht auftreten könnte, minimiert werden kann.
Die Wirkung der KGD-Anordnung und deren Herstellungsverfahren
gemäß der vorliegenden Erfindung sind nachstehend zusammenge
faßt.
- 1. Das KGD ohne Beschädigung, das bereits dem AC- und Ein brenn-Test unterworfen worden ist, kann in großen Stückzahlen unter Verwendung herkömmlicher IC-Chips hergestellt werden.
- 2. Die Befestigungsstange kann nach dem Ausliefern der Chips an den Kunden durchgeschnitten werden, um die Handhabung der Chips auf der Chipebene zu erleichtern.
- 3. Da die Anlagen für die herkömmliche IC-Montage unverändert verwendet werden, ist eine zusätzliche Ausrüstung nicht erfor derlich.
- 4. Die Testvorrichtung kann leicht hergestellt werden.
- 5. Eine Standardisierung kann erreicht werden.
- 6. In Übereinstimmung mit den Anforderungen des Endbenutzers können die IC-Chips leicht in Chips zum Drahtbonden, Flip- Chips und Chips mit Lotkügelchen klassifiziert werden.
- 7. Die Kosten für das KGD können nennenswert gesenkt werden, um den Anwendungsbereich des Mehrfach-Chip-Moduls oder von ASIC-Modulen von dem derzeitigen Anwendungsbereich Supercompu ter auf PCs zu erweitern.
Als Ergebnis hiervon wird bei der KGD-Anordnung und dessen
Herstellungsverfahren gemäß der vorliegenden Erfindung wenig
stens ein KGD auf dem Anschlußrahmen als eine Vielzahl von
Anordnungen angebracht, um viele KGDs mit einem einzigen Test
zu erhalten.
Des weiteren kann die Vielzahl von IC-Chips als individuelle
KGDs verwendet werden, die mit ihrer Unterseite an der Befe
stigungsfläche angebracht sind, indem die Befestigungsstange
durchgeschnitten wird, um unterschiedliche Abwandlungen in der
Form und in Einzelheiten der vorliegenden Erfindung zu bewir
ken, ohne den Schutzbereich der Erfindung zu verlassen, wie er
durch die Ansprüche definiert ist.
Claims (9)
1. KGD-Anordnung mit:
einem Anschlussrahmen (30), der eine Vielzahl von regelmäßig angeordneten Trägerflächen (32) hat, die durch Befestigungsstangen (38) getragen sind; einer Klebschicht, die auf jeweiligen Anschlussflecken (32) des Anschlussrahmens (30) aufgebracht ist; und einer Vielzahl von getesteten IC-Chips (31), die als einzelne IC-Chips (31) auf jeder Trägerfläche (32) angebracht sind, die mit dem Klebstoff beschichtet ist, und die einem Endtest unterworfen wurden, wobei die Vielzahl von getesteten IC-Chips (31) jeweils eine Vielzahl von Elektrodenanschlussflächen und einen Höcker (33) auf jeder der Elektrodenanschlussflächen aufweist, wobei der Höcker (33) durch Abschneiden einer Bonddrahtkugel (37a) von einem beim Testen des IC-Chips (31) verwendeten Bonddraht (37) unter Verwendung einer Schneide vorrichtung (40) gebildet worden ist.
einem Anschlussrahmen (30), der eine Vielzahl von regelmäßig angeordneten Trägerflächen (32) hat, die durch Befestigungsstangen (38) getragen sind; einer Klebschicht, die auf jeweiligen Anschlussflecken (32) des Anschlussrahmens (30) aufgebracht ist; und einer Vielzahl von getesteten IC-Chips (31), die als einzelne IC-Chips (31) auf jeder Trägerfläche (32) angebracht sind, die mit dem Klebstoff beschichtet ist, und die einem Endtest unterworfen wurden, wobei die Vielzahl von getesteten IC-Chips (31) jeweils eine Vielzahl von Elektrodenanschlussflächen und einen Höcker (33) auf jeder der Elektrodenanschlussflächen aufweist, wobei der Höcker (33) durch Abschneiden einer Bonddrahtkugel (37a) von einem beim Testen des IC-Chips (31) verwendeten Bonddraht (37) unter Verwendung einer Schneide vorrichtung (40) gebildet worden ist.
2. KGD-Anordnung nach Anspruch 1, bei der der Klebstoff aus einem Material
besteht, das aus der Gruppe gewählt ist, die aus einem leitfähigen Material, wie z. B.
Lot, wärmeabbindendem Harz und thermoplastischem Harz, je nach Verwendungs
zweck ausgewählt ist.
3. KGD-Anordnung nach Anspruch 1, bei der die Vielzahl von IC-Chips als
einzelne KGDs verwendet werden, die an der Trägerfläche (32) mit ihrer Unterseite
befestigt sind, indem die Befestigungsstange (38) durchgeschnitten wird.
4. KGD-Anordnung nach Anspruch 1, bei der die Trägerfläche (32) als wärmeab
leitendes Element verwendet wird.
5. Verfahren zur Herstellung einer KGD-Anordnung mit den folgenden Schritten:
Bereitstellen eines Anschlussrahmens (30) mit einer Vielzahl von regelmäßig ange ordneten Trägerflächen (32), die durch Haltestangen (38) getragen sind, wobei jeder der Trägerflächen (32) eine Vielzahl von mit dem Anschlussrahmen (30) verbun denen Anschlüssen (34) des Anschlussrahmens (30) zugeordnet ist; Anbringen eines Klebestreifens (39) zum Befestigen der Anschlüsse (34) an dem Anschlussrahmen (30); Anbringen von von einem Wafer abgetrennten IC-Chips (31), die eine Vielzahl von Elektrodenanschlussflecken aufweisen, auf jeweiligen Trägerflächen (32) des An schlussrahmens (30) unter Zwischenlage eines Klebstoffs; Drahtbonden der Elektrodenanschlussflecken des IC-Chips (31) mit den Enden der jeweiligen Anschlüsse (34), die mit den Elektrodenanschlussflecken korrespondieren, wobei Bonddrahtku geln (37a) gebildet werden, die auf jeden der Elektrodenanschlussflecken gebondet sind; Trennen der elektrischen Verbindung zwischen dem Anschlussrahmen (30) und den draht-gebondeten Anschlüssen (34); Ausführen eines AC-Tests und eines Einbrenn-Tests durch Einbringen des erhaltenen, mit den IC-Chips (31) versehenen Anschlussrahmens (30) in eine Testvorrichtung; Prüfen des IC-Chips (31) nach Beendigung des AC-Tests und des Einbrenn-Tests; und Abschneiden der Bonddrähte oberhalb der Bonddrahtkugeln (37a) unter Verwendung einer Schneidevorrichtung (40) zwecks Bildung eines Höckers (33).
Bereitstellen eines Anschlussrahmens (30) mit einer Vielzahl von regelmäßig ange ordneten Trägerflächen (32), die durch Haltestangen (38) getragen sind, wobei jeder der Trägerflächen (32) eine Vielzahl von mit dem Anschlussrahmen (30) verbun denen Anschlüssen (34) des Anschlussrahmens (30) zugeordnet ist; Anbringen eines Klebestreifens (39) zum Befestigen der Anschlüsse (34) an dem Anschlussrahmen (30); Anbringen von von einem Wafer abgetrennten IC-Chips (31), die eine Vielzahl von Elektrodenanschlussflecken aufweisen, auf jeweiligen Trägerflächen (32) des An schlussrahmens (30) unter Zwischenlage eines Klebstoffs; Drahtbonden der Elektrodenanschlussflecken des IC-Chips (31) mit den Enden der jeweiligen Anschlüsse (34), die mit den Elektrodenanschlussflecken korrespondieren, wobei Bonddrahtku geln (37a) gebildet werden, die auf jeden der Elektrodenanschlussflecken gebondet sind; Trennen der elektrischen Verbindung zwischen dem Anschlussrahmen (30) und den draht-gebondeten Anschlüssen (34); Ausführen eines AC-Tests und eines Einbrenn-Tests durch Einbringen des erhaltenen, mit den IC-Chips (31) versehenen Anschlussrahmens (30) in eine Testvorrichtung; Prüfen des IC-Chips (31) nach Beendigung des AC-Tests und des Einbrenn-Tests; und Abschneiden der Bonddrähte oberhalb der Bonddrahtkugeln (37a) unter Verwendung einer Schneidevorrichtung (40) zwecks Bildung eines Höckers (33).
6. Verfahren nach Anspruch 5, bei der ein Klebstoff aus einer Polyimidgruppe mit
guten Hafteigenschaften als Klebestreifen (39) verwendet wird.
7. Verfahren nach Anspruch 5, bei dem beim Schneiden des Bonddrahtes (37)
ein Diamant oder eine diamantartige Klinge verwendet wird, wobei die Höhe der
Schneidevorrichtung (40) eingestellt wird, um die Größe des Schnittes und der
verbleibenden Drahtkugel (37a) zu steuern, um so den Höcker (33) zu bilden.
8. Verfahren nach Anspruch 5, bei dem der Klebstoff aus einem Material gebildet
ist, das aus der Gruppe ausgewählt ist, die aus einem leitfähigen Material, z. B. Lot,
wärmeabbindendem Harz und thermoplastischem Harz, in Übereinstimmung mit dem
Verwendungszweck, ausgewählt ist.
9. Verfahren nach Anspruch 5, bei dem die Vielzahl von IC-Chips (31) als einzel
ne KGD-Anordnung verwendet wird, wobei die Trägerfläche (32) an deren Untersei
te durch Schneiden der Befestigungsstange (38) verbleibt.
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---|---|---|---|---|
US5578934A (en) * | 1991-06-04 | 1996-11-26 | Micron Technology, Inc. | Method and apparatus for testing unpackaged semiconductor dice |
KR960011265B1 (ko) * | 1993-06-25 | 1996-08-21 | 삼성전자 주식회사 | 노운 굳 다이 어레이용 테스트 소켓 |
US5701085A (en) * | 1995-07-05 | 1997-12-23 | Sun Microsystems, Inc. | Apparatus for testing flip chip or wire bond integrated circuits |
US5739050A (en) * | 1996-01-26 | 1998-04-14 | Micron Technology, Inc. | Method and apparatus for assembling a semiconductor package for testing |
US5773311A (en) * | 1996-04-26 | 1998-06-30 | Honeywell Inc. | Method for providing a test connection and a permanent connection site on an unpackaged semiconductor die |
KR0175268B1 (ko) * | 1996-05-10 | 1999-04-01 | 김광호 | 수평 하향식 접속 방식의 베어 칩 테스트 장치 |
US5874319A (en) * | 1996-05-21 | 1999-02-23 | Honeywell Inc. | Vacuum die bond for known good die assembly |
US5898186A (en) * | 1996-09-13 | 1999-04-27 | Micron Technology, Inc. | Reduced terminal testing system |
US5904500A (en) * | 1996-10-03 | 1999-05-18 | The Dexter Corporation | Method for the preparation of lead-on-chip assemblies |
US6040706A (en) * | 1996-11-07 | 2000-03-21 | Matsushita Electronics Corporation | Contactor and semiconductor device inspecting method |
US6103553A (en) | 1996-12-11 | 2000-08-15 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a known good die utilizing a substrate |
US5836071A (en) * | 1996-12-26 | 1998-11-17 | Texas Instrument Incorporated | Method to produce known good die using temporary wire bond, die attach and packaging |
US6121358A (en) * | 1997-09-22 | 2000-09-19 | The Dexter Corporation | Hydrophobic vinyl monomers, formulations containing same, and uses therefor |
US5924003A (en) * | 1997-11-14 | 1999-07-13 | Kinetrix, Inc. | Method of manufacturing ball grid arrays for improved testability |
KR19990065532A (ko) * | 1998-01-14 | 1999-08-05 | 구본준 | Cob형 반도체 패키지의 제조방법 |
US6241907B1 (en) * | 1998-12-09 | 2001-06-05 | Advanced Micro Devices, Inc. | Method and system for providing a package for decapsulating a chip-scale package |
US6221682B1 (en) * | 1999-05-28 | 2001-04-24 | Lockheed Martin Corporation | Method and apparatus for evaluating a known good die using both wire bond and flip-chip interconnects |
JP2002033362A (ja) * | 2000-07-17 | 2002-01-31 | Matsushita Electric Ind Co Ltd | 半導体検査装置 |
US6787708B1 (en) | 2000-11-21 | 2004-09-07 | Unisys Corporation | Printed circuit board debug technique |
JP2002162450A (ja) * | 2000-11-22 | 2002-06-07 | Mitsubishi Electric Corp | 半導体集積回路の試験装置および半導体集積回路の試験方法 |
US6534392B1 (en) * | 2001-09-14 | 2003-03-18 | Tessera, Inc. | Methods of making microelectronic assemblies using bonding stage and bonding stage therefor |
US7656173B1 (en) | 2006-04-27 | 2010-02-02 | Utac Thai Limited | Strip socket having a recessed portions in the base to accept bottom surface of packaged semiconductor devices mounted on a leadframe for testing and burn-in |
US7479409B2 (en) * | 2006-12-13 | 2009-01-20 | Stats Chippac Ltd. | Integrated circuit package with elevated edge leadframe |
US20080252330A1 (en) * | 2007-04-16 | 2008-10-16 | Verigy Corporation | Method and apparatus for singulated die testing |
US7901955B2 (en) * | 2007-06-25 | 2011-03-08 | Spansion Llc | Method of constructing a stacked-die semiconductor structure |
US20090166826A1 (en) * | 2007-12-27 | 2009-07-02 | Janducayan Omar A | Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages |
US8063470B1 (en) * | 2008-05-22 | 2011-11-22 | Utac Thai Limited | Method and apparatus for no lead semiconductor package |
US8334764B1 (en) | 2008-12-17 | 2012-12-18 | Utac Thai Limited | Method and apparatus to prevent double semiconductor units in test socket |
US8680670B2 (en) | 2010-10-22 | 2014-03-25 | International Business Machines Corporation | Multi-chip module system with removable socketed modules |
CN113611623A (zh) * | 2021-07-29 | 2021-11-05 | 矽磐微电子(重庆)有限公司 | 芯片封装结构的良率测试方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0009610A1 (de) * | 1978-09-20 | 1980-04-16 | Siemens Aktiengesellschaft | Verfahren zur Herstellung prüfbarer Halbleiter-Miniaturgehäuse in Bandform |
US4442967A (en) * | 1981-03-20 | 1984-04-17 | U.S. Philips Corporation | Method of providing raised electrical contacts on electronic microcircuits |
EP0163081A1 (de) * | 1984-05-02 | 1985-12-04 | GTE Products Corporation | Verfahren zum Herstellen eines gekapselten IC-Plättchens |
US4918385A (en) * | 1987-05-18 | 1990-04-17 | Hewlett-Packard Company | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
US5008615A (en) * | 1989-11-03 | 1991-04-16 | Motorola, Inc. | Means and method for testing integrated circuits attached to a leadframe |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3444619A (en) * | 1966-05-16 | 1969-05-20 | Robert B Lomerson | Method of assembling leads in an apertured support |
US4855672A (en) * | 1987-05-18 | 1989-08-08 | Shreeve Robert W | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
US5006792A (en) * | 1989-03-30 | 1991-04-09 | Texas Instruments Incorporated | Flip-chip test socket adaptor and method |
JPH0715926B2 (ja) * | 1990-09-14 | 1995-02-22 | 株式会社東芝 | ワイヤボンディング検査装置 |
-
1993
- 1993-04-07 KR KR1019930005769A patent/KR960000793B1/ko not_active IP Right Cessation
-
1994
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0009610A1 (de) * | 1978-09-20 | 1980-04-16 | Siemens Aktiengesellschaft | Verfahren zur Herstellung prüfbarer Halbleiter-Miniaturgehäuse in Bandform |
US4442967A (en) * | 1981-03-20 | 1984-04-17 | U.S. Philips Corporation | Method of providing raised electrical contacts on electronic microcircuits |
EP0163081A1 (de) * | 1984-05-02 | 1985-12-04 | GTE Products Corporation | Verfahren zum Herstellen eines gekapselten IC-Plättchens |
US4918385A (en) * | 1987-05-18 | 1990-04-17 | Hewlett-Packard Company | Method and process for testing the reliability of integrated circuit (IC) chips and novel IC circuitry for accomplishing same |
US5008615A (en) * | 1989-11-03 | 1991-04-16 | Motorola, Inc. | Means and method for testing integrated circuits attached to a leadframe |
Non-Patent Citations (2)
Title |
---|
ANDREWS, M.: Potential Project Known Good Die, in:Microelectronic and Computer Technology, 1992, pp. 1-9 * |
JP 4-97557 A2. In: Patent Abstracts of Japan, E-1235, 16.7.1992, Vol. 16, No. 326 * |
Also Published As
Publication number | Publication date |
---|---|
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