KR0128509B1 - 쇼트키 기술을 사용한 정적 메모리 - Google Patents
쇼트키 기술을 사용한 정적 메모리Info
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Abstract
내용없음
Description
제1도는 저항 소자로서 역 바이어스 쇼트키 다이오드를 사용하는 본 발명의 메모리 셀의 회로도.
제2도는 쇼트키 장벽 부하 형성시의 제1단계의 도면.
제3도는 쇼트키 장벽 부하 형성시의 제2단계의 도면.
제4도는 쇼트키 장벽 부하 형성시의 제3단계의 도면.
제5도는 쇼트키 장벽 부하 형성시의 제3단계의 도면.
* 도면의 주요 부분에 대한 부호의 설명
10 : 메모리 셀, 12,16 : 애노드,
14,18,86 : 쇼트키 다이오드, 20,34 : 캐소드,
22,38,56,60 : 드레인, 24,28,32,42 : 트랜지스터,
26,50,52 : 게이트, 30,40,44,46 : 소스,
36 : 베이스, 48 : 워드 라인,
54 : 비트 라인, 58 : 반전 비트 라이,
62 : N탱크 영역, 64 : P-실리콘 영역,
66 : 게이트 산화층, 68 : 절연 영역,
70 : 산화층, 72 : 도핑된 폴리실리콘 게이트,
74 : 측벽 산화물 영역, 76 : 포토레지스트 마스크,
78 : N+ 소오스/드레인 영역, 80 : 도핑 영역,
82 : TiS2영역, 84 : TiN 영역
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 4-트랜지스터/2-저항을 구비한 정적 랜덤 액세스 메모리(static random access memory : SRAM) 구조 및 그 형성 방법에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM) 셀의 설계에 관한 현재의 기술은 주로 2가지의 범주, 즉 6-트랜지스(6-T) 셀 및 4-트랜지스터/2-저항(4-T/2-R) 셀로 분류된다. 4-T/2-R 셀은 더 작은 면적을 차지하기 때문에 고밀도(high density) 응용 분야에서 더욱 바람직하다.
그러나, 4-T/22-R SRAM의 주요 단점은 상대적으로 높은 대기 전력(standby power) 소모이다. 대기 전력 소모는 메모리 셀 구조의 저항을 증가시킴으로써 감소될 수 있다. 대용량 메모리에 사용되는 저항은 최소한 1 기가오옴(gigaohm)이 되어야 하는데, 이 정도의 저항은 1 메가비트(megabit) SRAM에 대하여 약 5밀리와트(milliwatt) 정도의 대기 전력이 소모되게 한다. 100기가오옴의 저항을 사용하면, 대기 전력 소모는 약 50 마이크로와트로 감소된다.
SRAM셀 구조에 이러한 큰 저항을 형성하기 위하여, 종래의 기술을 사용하는 경우에는 상당히 높은 저항을 발생시키는데 필요한 영역이 크기 때문에, 매몰 접합층(buried junction layer)을 사용하는 종래의 저항 형성 기술과 다른 수단이 요구된다. 최근의 방법은 도핑되지 않은 폴리실리콘을 사용하여 저항을 형성하는 것이다. 그러나, 폴리실리콘의 저항은 입자 크기, 폴리실리콘 침적 후의 열처리, 및 계획적으로, 그리고 부주의로 폴리실리콘 물질에 첨가된 불순물과 같은 몇몇 요인들에 매우 민감하다. 이러한 요인들에 대한 민간도는 특히 고저항을 위한 폴리실리콘 트랜지스터의 재생도를 저하시킨다. 실제로, 폴리실리콘 저항들 간에는 일반적으로 다섯가지 저항 변화 요인이 존재한다. 그러므로 폴리실리콘 저항기술은 정밀도가 요구되는 4-T/2-R SRAM 셀 구조에 사용하기 위한 고저항 소자들을 형성하는데 적절하지 않다.
따라서, 셀 영역을 증가시키지 않고서, SRAM 셀용의 고저항을 형성할 수 있는 기술의 필요성이 야기되었다.
본 명세서에 개시되고 청구된 본 발명은 종래의 정적 메모리 장치와 관련된 문제들을 실질적으로 제거한 정적 메모리 셀을 형성하기 위한 방법 및 장치를 기술하고 있다.
본 발명의 메모리 셀은 한 쌍의 래칭(latching) 트랜지스터와 전원 전압 Vdd 사이에 고저항을 제공하기 위해 역바이어스 쇼트커 아이오드(reverse biased Schottky diode)를 사용한다. 쇼트키 다이오드는 5V에서 500 기가오옴 이상의 유효 저항을 갖도륵 동작할 수 있으며, 역바이어스 쇼트키 다이오드에 의해 제공되는 저항은 금속/반도체 인터페이스(interface)에 도핑 영역을 제공함으로써 조정될 수 있다. 다이오드를 형성하기 위해 사용되는 금속을 변화시킴으로써, 광범위한 유효 저항을 얻을 수 있다.
본 발명의 이러한 특징은 상당히 좁은 표면 영역에 큰 저항이 제공될 수 있어 고밀도 메모리 어레이를 가능하게 하는 기술적 장점을 제공한다. 더욱이, 본 발명은 정확히 제어될 수 있는 값을 가진 큰 저항을 제공한다.
본 발명의 다른 특징에 있어서, 쇼트키 다이오드를 형성하기 위해 사용되는 금속 실리사이드(silicide)는 또한 국부(local) 배선 구조를 형성하기 위해서 사용된다. 이러한 특징은 저항이 부수적인 리소그래픽(lithographic) 단계 없이도 형성될 수 있는 기술적인 장점을 제공한다.
본 발명의 더욱 완전한 이해를 위하여, 이제 여러 도면의 유사 및 대응 부분에 동일한 참조 번호를 사용한 첨부 도면들 제1도 내지 5도를 참조하여 본 발명을 설명한다.
제1도는 본 발명의 메모리 셀의 회로도를 도시한 것이다. 메모리 셀(10)은 제1쇼트키 나이오드(14)의 애노드(12) 및 제2쇼트키 다이오드(18)의 애노드(16)에 접속된 고전압원 Vdd(일반적을 5 V임)를 구비하고 있다. 제1쇼트키 이오드(14)의 캐소드(20)는 제1트랜지스터(24)의 드레인(22), 제2트랜지스터(28)의 게이트(26), 및 제3트랜지스터(32)의 소스(30)에 접속된다. 제2쇼트키 다이오도(28)의 캐소드(34)는 제1트랜지스터(24)의 게이트(36), 제2트랜지스터(28)의 드레인(38), 및 제4트랜지스터(42)의 소스(40)에 접속된다. 제1및 제2트랜지스터들(24 및 28)의 소스들(44 및 46) 각각에는 저전압원 Vss(일반적을 접지 전압임)가 접속된다. 제3 및 제4 트랜지스터들(32 및 42)의 게이트들(50 및 52) 각각에는 워드 라인(48)이 접속된다. 제3 트랜지스터(32)의 드레인(56)에는 비트 라인(54)이 접속되고 제4 트랜지스터(42)의 드레인(60)에는 반전된 비트 라인(58)이 접속된다.
동작에 있어서, 메모리 셀(10)은 유사하게 설계된 메모리 셀들의 메모리 어레이의 일부이다. 메모리 셀(10)의 능동 스위칭 소자들은 NMOS 트랜지스터들로서 도시되었지만, P-채널 MOS 트랜지스터들 또는 바이폴라 트랜지스터들을 사용하여 유사한 메모리 셀이 구성될 수 있다.
메모리 셀(10)에 있어서, 제3 및 제4 트랜지스터들(32 및 42)은 셀의 출력을 비트 라인(54) 및 반전 비트 라인(58)과 절연 또는 접속시키는 전송 게이트로서 동작한다. 이 트랜지스터들은 판독 및 기록을 위하여 메모리 셀(10)을 선택하는 워드 라인들(48)에 의해 턴 온 및 오프된다. 워드 라인(48)이 턴 온(논리적 고전압)될 때, 제3 및 제4 트랜지스터들(32 및 42)은 이들 각각의 드레인 및 소스 사이에 전류를 도전시키도록 동작할 수 있다.
셀 내에 데이타를 기록하기 위하여, 워드 라인(48)은 제3및 제4 트랜지스터들(32 및 42)을 도전시키도록 턴 온된다. 비트 라인 값이 1(논리적 고전압)이고 따라서 반전 비트 라인 값이 0이라고 가정하면, 제1 트랜지스터(24)는 턴 오프되고 제2 트랜지스터는 턴 온된다. 그러므로, 제2 트랜지스터(28)의 드레인(38)은 Vss에 접속되며, 제1 트랜지스터(24)의 드레인(22)는 비트 라인(54)의 논리적 고전압에 접속된다. 제3 및 제4 트랜지스터들(32 및 42)이 턴 오프될 때, 메모리 셀(10)은 상기 상태로 유지되어 그 내부에 데이타를 유지하게 된다.
셀을 판독하기 위하여, 워드 라인(48)은 다시 턴 온되어 드레인들(22및 38)로부터 비트 라인(54) 및 반전 비트 라인(58)까지 각각 도통 상태가 되게 한다. 드레인들(22 및 38)의 전압 상태를 판독하기 위해 비트 가인(54) 및 반전 비트 라인(58)에 감지 증폭기(도시되지 않음)가 접속된다. 셀 내에 유지된 데이타를 나타내는 논리 레벨이 감지 증폭기의 출력에서 생성된다.
다이오드들(14 및 18)은 제1 및 제2 트랜지스터(24 및 28)용의 부하 저항으로 사용된다. 역바이어스된 다이오드(14 및 18)의 유효 저항은 SRAM으로의 대기 전력 전송에 직접 영향을 준다. 역바이어스된 쇼트키 다이오드는 상대적으로 높은 누설(leakage) 전류를 제외하고는 다소 통상의 PN 접합과 같이 동작한다. 쇼트키 다이오드의 누설은 금속과 실리콘 간의 고유한(intrinsic) 장벽, 및 이 장벽을 가로지르는 전계(또는 전압)의 함수이다. 3kT/q(kT/q=실온에서 0.02V)보다 역전압(Vr)으로 역바이어스된 접합의 누설 밀도를 나타내는 식은 다음과 같다.
Jr=AT2exp(-qE0/kT) ezp[+q(pF/4πes)1/2/kT]
여기 서, A= 리차드슨 상수(Richardson constant), T=온도, E0=장벽 높이, 또는 금속의 일함수와 실리콘의 전자 친화력 간의 차이, F=전계 강도, es=실리콘의 유전율이다.
따라서, 5V의 역전압(Vr)에서의 유효 저항이 원하는 범위에 들도록 하는 장벽 높이를 가진 특징 금속을 선택할 수 있다.
표 1은 일반적인 몇몇 실리사이드들에 대한 장벽 높이를 나타낸 것이다.
[표 1]
표 1에 열거된 실리사이드들의 장벽 높이는 전계의 변화에 의해 다소 조정될 수 있다. 전계는 바이어스에 따라 변화되거나, 예컨대 제4도와 관련하여 도시된 바와 같은 이온 주입에 의해 제어 가능한 수의 도펀트(dopant)를 갖는 반도체 박막을 삽입함으로써 변화될 수 있다. 일반적으로, 역바이어스된 쇼트키 다이오드의 유효 장벽은 실리콘에서 0.2V만큼 감소될 수 있고, 갈륨 비소(gallium arsenide)에서 0.3V이상 감소될 수 있다.
예컨대, TiSi2는 SRAM셀 내의 저항용으로 사용되는 쇼트키 장벽을 형성하기 위해 사용될 수 있다. TiSi2의 고유 장벽 높이는 0.6V이며, 역바이어스 누설 전류 밀도(Jr)는 상기 식으로부터 계산될 때 약 1×10-3A/cm가 된다.
1㎛×1㎛의 콘택을 사용하면, 누설 전류는 약 1×10-11A가 된다. 5V에서의 등가 저항은 500 기가오옴이 된다. 장벽 높이를 0.56V로 다소 감소시킴으로써, 저항은 동일한 면적의 콘택에 대하여 5V에서 약 100기가오옴이 된다. 장벽 높이는 예컨대, 약 2×1012이온/㎠의 농도로 비소를 주입함으로써 감소도리 수 있다. 또한, 표 1에 나타난 바와 같이, 0.56V의 장벽 높이를 가진 쇼트키 장벽을 형성하기 위해 MoSi2가 사용될 수 있는데, 이 경우에는 이온 주입이 요구되지 않는다.
이제 제2도를 참조하면, MOS 트랜지스터와 관련하여 쇼트키 다이오드를 형성하기 위한 공정이 도시되어 있다. P-실리콘 기판(64)에 N 탱크(tank) 영역(62)이 형성된다. LOCOD(실리콘의 국부 산화)공정 또는 다른 공지 기술을 사용하여, 필드 산화막(70)으로 이루어진 소자 분리 영역(68)이 형성된다.
기판(64)상의 게이트 산화막(66) 상부에 도핑된 폴리실리콘 게이트(72)가 형성된다. 메모리 장치에 CMOS 주변부가 사용되는 경우에는, N 탱크 영역은 표준 공정의 일부로써 형성될 수 있으므로, 추가적인 마스킹 단계를 필요로하지 않는다는 점에 유의해야 한다.
이제 제3도를 참조하면, 쇼트키 다이오드를 형성하는 제2단계가 도시되어 있다. 도핑된 폴리실리콘 게이트(72)상에 측벽(sidewall) 산화물 영역(74)이 형성되며, 도핑된 폴리실리콘 게이트(72) 또는 측벽산화물 영역(74)에 의해 덮히지 않은 게이트 산화막(66)은 CHF3+C2F6플라즈마 에칭과 같은 적절한 에칭법을 사용하여 제거된다. 쇼트키 아이오드용으로 사용될 영역상에 포토레지스트 마스크(76)가 형성되고, 노출된 실리콘 기판(64) 및 N 탱크 영역(62)상에 이온 주입을 함으로써 N+소스/드레인 영역(78)이 형성된다.
제4도를 참조하면, 본 발명의 공정의 제3단계가 도시되어 있다. 포토레지스트 마스크(76)가 제거되고, 필요한 경우에는 장벽 높이를 조정하기 위한 이온 주입이 실시된다. 장벽 높이 조정 이온 주입이 실시되는 경우, 쇼트키 다이오드가 형성될 영역에 도핑 영역(80)이 형성된다. 장벽 높이 조정 이온 주입을 실시하는데 필요한 이온 에너지 및 주입량(dose)은 비교적 작기 때문에, 이온 주입시 다른 활성영역을 마스킹할 필요가 없다.
제5도에는, 쇼트키 다이오드 및 국부 배선을 형성하기 위해 TiSi2를 사용하는 4번째 공정 단계가 도시되어 있다. 장치의 표면상에 Ti층이 증착된다. 확산로 안에서 약 675℃로 장치를 가열함으로써 Ti가 실리콘과 반응하여 TiSi2영역(82)이 형성된다. 그러나, 필드 산화막(70) 상부에는, TiN 영역(84)이 형성된다. TiSi2영역(82) 및 TiN 영역(84)은 패터닝되고 에칭되어 국부 배선 구조가 형성된다. N 탱크영역(62)과 그 상부의 TiSi2층(82) 사이에 쇼트키 다이오드(86)가 형성된다.
TiN 부산물은 NH4OH 용액 또는 다른 적절한 에칭을 사용하여 제거될 수 있다. 쇼트키 다이오드(86)와 N+ 소스/드레인 영역들(78) 중 한 영역 사이에 배선을 유지시키는 것이 바람직하기 때문에, 이들 사이의 TiN 영역(84)는 TiN 에칭을 실시하기 전에 마스킹되어야 한다.
설명된 바와 같이, 본 발명은 매우 좁은 영역에 매우 큰 저항 부하가 형성되는 기술적 장점을 제공한다. 더욱이, 저항 부하는 쇼트키 다이오드(86)을 형성하기 위해 사용되는 N 탱크 영역(62)을 도핑함으로써 정확히 조절될 수 있다. 또한, 본 발명은 메모리 장치의 다른 영역들을 형성하기 위해 사용되는 공정 단계들과 관련하여 다이오드가 형성될 수 있으므로, 장치 형성의 복잡성이 증가되지 않는 기술적 장점도 제공한다.
본 발명의 바람직한 실시예를 상세히 설명하였으나, 첨부된 특허 청구의 범위에 의해 정의된 본 발명의 사상 및 영역을 벗어나지 않고 다양한 수정, 대체 및 변경이 이루어질 수 있음을 이해해야 한다.
Claims (16)
- 정지 메모리 셀(static memory)에 있어서, 상기 메모리 셀로, 그리고 상기 메모리 셀로부터 데이타를 전송하기 위한 비트 라인; 상기 비트 라인에 동작적으로 접속되어 상기 비트 라인으로부터 수신되는 데이타를 선택적으로 저장하기 위한 래칭 회로; 및 상기 래칭 회로와 제1소정 인가 전압 사이에 접속되어 상기 래칭 회로와 상기 제1소정 전압 사이에 고저항을 제공하기 위한 역 바이어스 쇼트키 장벽 다이오드를 포함하는 정적 메모리 셀.
- 제1항에 있어서, 상기 쇼트키 장벽 다이오드는 제1도전형 반도체 영역, 및 상기 반도체 영역과 접촉된 금속 영역을 포함하는 정적 메모리 셀.
- 제2항에 있어서, 상기 금속 영역은 금속 실리사이드(metalsilicide)를 포함하는 정적 메모리 셀.
- 제3항에 있어서, 상기 금속 실리사이드는 티타늄 실리사이드를 포함하는 정적 메모리 셀.
- 제2항에 있어서, 상기 쇼트키 장벽 다이오드는 상기 반도체 영역 내에 상기 쇼트키 장벽 다이오드의 장벽 높이를 조정하기 위한 도핑 영역(doped region)을 더 포함하는 정적 메모리 셀.
- 제1항에 있어서, 상기 래칭 회로는 상기 쇼트키 장벽 다이오드와 제2소정 전압 사이를 도통시킬수 있는, 반전 비트 라인(inverted bit line)에 의해 구동되는 제1스위칭 소자 및 상기 비트 라인에 의해 구동되는 제2스위칭 소자를 포함하는 정적 메모리 셀.
- 제6항에 있어서, 상기 쇼트키 장벽 다이오드는 상기 제1스위칭 소자와 상기 제1소정 전압 사이에 접속된 제1쇼트키 장벽 다이오드, 및 상기 제2스위칭 소자와 상기 제1소정 전압 사이에 접속된 제2쇼트키 장벽 다이오드를 포함하며, 상기 제1 쇼트키 장벽 다이오드는 상기 제1스위칭 소자가 도통되는 때에 역바이어스되고, 상기 제2쇼트키 장벽 다이오드는 상기 제2스위칭 소자가 도통되는 때에 역바이어스되는 정적 메모리 셀.
- 제6항에 있어서, 상기 제1 및 제2 스위칭 소자들은 MOS 트랜지스터를 포함하는 정적 메모리 셀.
- 메모리 셀에 있어서, 상기 메모리 셀 내에 저장될 데이타 비트를 래칭하기 위한 제1 및 제2트랜지스터들; 캐소드를 이루는 금속 부분 및 애노드를 이루는 반도체 부분을 각각 구비하며, 상기 캐소드 부분들이 상기 각각의 트랜지스터들에 접속되도록 상기 각각의 트랜지스터들과 소정의 인가 전압 사이에 접속되어 상기 각각의 트랜지터들과 상기 소정의 인가 전압 사이에 고저항을 제공하기 위한 제1 및 제2 쇼트키 다이오드들; 및 상기 트랜지스터들에 상기 쇼트키 다이오드를 접속시키기 위한 상기 금속부분의 연장부를 포함하는 메모리 셀.
- 제9항에 있어서, 상기 금속 부분은 티타늄 화합물을 포함하는 메모리 셀.
- 제10항에 있어서, 상기 금속 부분은 티타늄 실리사이드를 포함하는 메모리 셀.
- 제11항에 있어서, 상기 연장부는 티타늄 질화물(titanium nitride)을 포함하는 메모리 셀.
- 반도체 기판에 메모리 셀을 형성하는 방법에 있어서, 상기 반도체 기판에 제1및 제2트랜지스터 영역들을 형성하는 단계; 상기 반도체 기판에 제1 도전형 탱크 영역을 형성하는 단계; 상기 반도체 기판 상부에 금속층을 형성하는 단계; 및 상기 탱크 영역과 함께 쇼트키 다이오드를 형성하고 상기 쇼트키 다이오드와 상기 트랜지스터 영역들 중 한 영역 사이에 배선을 형성하기 위하여 상기 금속층을 에칭하는 단계를 포함하는 메모리 셀 형성 방법.
- 제13항에 있어서, 상기 쇼트키 다이오드의 장벽 높이를 감소도륵 상기 탱크 영역의 표면에 도핑영역을 형성하는 단계를 더 포함하는 메모리 셀 형성 방법.
- 제13항에 있어서, 상기 금속층은 티타늄을 포함하고, 상기 반도체는 실리콘을 포함하며, 상기 방법은 상기 반도체의 표면 영역들 상부에 티타늄 실리 사이드를 형성하기 위하여 상기 티타늄을 가열하는 단계를 더 포함하는 메모리 셀 형성 방법.
- 제13항에 있어서, 상기 기판 표면으로부터 상기 탱크 영역 표면을 분리시키는 절연 영역을 형성하는 단계; 상기 금속 영역 대신에 금속 실리사이드 영역을 형성하기 위하여 상기 금속층과, 상기 기판 및 상기 탱크 영역들 간에 반응이 일어나도록 상기 금속층을 가열하는 단계; 상기 쇼트키 다이오드와 상기 트랜지스터 간의 배선을 정의하기 위하여 상기 절연 영역을 상부의 상기 금속층의 마스킹되지 않은 부분을 에칭하는 단계를 더 포함하는 메모리 셀 형성 방법.
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