DE3837288A1 - Multiplex-informationsuebertragungssystem - Google Patents

Description

Die Erfindung betrifft ein Multiplex-Informationsübertragungssystem nach dem Oberbegriff des Anspruchs 1.

In der heutigen Technik gewinnt die Fernsteuerung von Vorrichtungen bzw. Maschinen immer mehr an Bedeutung. Die Fernsteuerung wird dabei bei­ spielsweise durch Schalter ausgelöst, die mit den zu steuernden Vor­ richtungen bzw. Maschinen durch Signal-Übertragungsleitungen verbunden sind. Mit zunehmenden Anforderungen an die Fern- und Regeltechnik wächst die Anzahl der Signal-Übertragungsleitungen.

Bei bekannten Multiplex-Informationssystemen wird Information im all­ gemeinen kontinuierlich gesendet. An eine Ausnutzung von Pausen zwischen den Blöcken ist nicht gedacht.

Der Erfindung liegt die Aufgabe zugrunde, ein Multiplex-Informations­ system anzugeben, welches eine Taktpause erzeugt, in der eine Schalt­ funktion mit möglichst geringem Schaltungsaufwand codierbar ist. Diese Aufgabe wird bei einem Multiplex-Informationsübertragungssystem der eingangs genannten Art nach der Erfindung durch die im Kennzeichen des Anspruchs 1 aufgeführten Merkmale gelöst.

Nach der Erfindung wird in den Taktpausen TP zwischen den Impulsfolgen kein Impuls gesendet, sondern in den Taktpausen wird ein Logikpegel als Information verwertet. Die Länge der Taktpausen ist vorzugsweise konstant und ihre Länge entspricht vorzugsweise einer Taktperiode, d.h. der Zeitdauer, die von der Anstiegsflanke eines Taktes (Impulses) bis zur Anstiegsflanke des folgenden Taktes verstreicht. Der Schaltungs­ aufwand der Schaltung nach der Erfindung ist bei mehr als 8 bit wesentlich geringer als bei bekannten Schaltungen.

Die Erfindung vermeidet die mehrfache Informationsumarbeitung auf Sende- und Empfangsseite, die sich zwangsweise bei Verwendung von für die Zusammenarbeit mit Microprozessoren optimierten IC′s ergibt. Da auch keine aufwendigen Frame- und Parity-Kontrollen stattfinden, können bei der Schaltung nach der Erfindung mit Standard-IC′s in Schottky-Techno­ logie leicht Übertragungsraten von 50 Mbit/s und mehr erreicht werden.

Die Erfindung findet beispielsweise bei Datenübertragungen und Steuer­ funktionen in Fahrzeugen sowie Fernsteuerungen jeglicher Art Anwendung, bei denen die Forderung besteht, daß alle Funktionen gleichzeitig betätigbar sind. Fernbedienungen, die mit Infrarot oder Ultraschall arbeiten, sind ebenfalls möglich.

Die Multiplex-Informationsübertragungstechnik bietet die Möglichkeit, die Anzahl von Signal-Übertragungsleitungen trotz Beibehaltung der Steuerfunktionen erheblich zu reduzieren. Der Stand der Technik und ein Ausführungsbeispiel der Erfindung werden im Folgenden anhand der Zeichnung näher erläutert. Dabei zeigt:

Fig. 1 ein einfaches Multiplex-Übertragungssystem,

Fig. 2 ein Signalbild nach dem Stand der Technik,

Fig. 3 ein Blockschaltbild von Sender und Empfänger,

Fig. 4 ein Blockschaltbild für den Informationsfluß,

Fig. 5 ein Blockschaltbild der Steuerlogik für den Master,

Fig. 6 ein Blockschaltbild der Steuerlogik für den Slave.

Die Fig. 1 zeigt ein Beispiel eines Multiplex-Informationsübertragungs­ systems nach dem Stand der Technik, bei dem der Einfachheit halber nur zwei Schalter S 1 und S 2 als Bedienelemente der Fernsteuerung vorgesehen sind. In der Praxis hat man es im allgemeinen mit wesentlich mehr Steuerfunktionen und damit auch mit mehr als zwei Schaltern zu tun. Die Schalteranordnung (S 1, S 2) bezeichnet man auch als Bedienungsfeld bzw. Steuertableau. Die Schalter S 1 und S 2 betätigen gemäß der Fig. 1 einen "Sender" (linker Teil der Schaltung der Fig. 1), der eine der je­ weiligen Schalterstellung entsprechende Information an den "Empfänger" (rechter Teil der Schaltung der Fig. 1) weitergibt. Der Empfänger steuert Vorrichtungen bzw. Maschinen wie z.B. Motoren über Relais K 1 und K 2. Die Multiplex-Informationsübertragungstechnik bietet die Möglich­ keit, die Anzahl von Signal-Übertragungsleitungen trotz Beibehaltung der Steuerfunktionen erheblich zu reduzieren. Die Schalter S 1 und S 2 sind auf der einen Seite mit dem Betriebspotential (z.B. 5V) und auf der anderen Seite mit den Eingängen A und B eines Parallel-Serienwandlers REG 1 verbunden. Dieser Wandler kann beispielsweise eine 8 Bit-Infor­ mation verarbeiten, so daß an ihn außer den Schaltern S 1 und S 2 noch weitere sechs Schalter angeschlossen werden könnten. Die Eingänge A und B des Wandlers sind gemäß der Fig. 1 mittels der Widerstände R 1 bzw. R 2 auf Masse gezogen. Die Maßnahme ist erforderlich, wenn eine positive Logik Verwendung findet. Der Wandler REG 1 übernimmt die Schalterstellung der Schalter S 1 und S 2 als Parallelinformation und leitet sie an den Empfänger weiter. Dafür sorgt eine in der Fig. 1 nicht dargestellte Steuerlogik, die an den Steuereingang SL des Wandlers einen sogenannten Ladebefehl und einen Schiebebefehl liefert, während Schiebeimpulse T, die bewirken, daß die der Schalterstellung entsprechende Parallelinfor­ mation vom Wandler seriell ausgegeben werden, dem Steuereingang CLK (Clock) des Wandlers zugeführt werden. Ein Wandler für 8 Bit benötigt 8 Schiebeimpulse, damit die gesamte Information ausgegeben werden kann. Der Befehl zum Laden des Wandlers (Übernahme der der Schalterstellung der Schalter S 1 und S 2 entsprechenden Information) ist beispielsweise ein Low-Zustand am Steuereingang SL.

Wenn die der Schalterstellung der Schalter S 1 und S 2 entsprechende Information in den Wandler (Register) REG 1 auf der Senderseite geladen ist, gelangt ein Schiebebefehl an den Steuereingang SL des Sender- Wandlers REG 1 in Gestalt eines High-Zustandes. Die mit Hilfe von Schiebeimpulsen (Steuereingang CLK) ausgeschobene Information gelangt vom seriellen Ausgang des Parallel-Serienwandlers REG 1 der Senderseite zum seriellen Eingang des Serien-Parallelwandlers REG 2 auf der Empfängerseite. Zwischen diesen beiden Wandlern befindet sich ein BUS-Treiber BT, der zur Übergabe der Information auf den Bus dient. Wenn 1 Bit der der Schalterstellung der Schalter S 1 und S 2 entsprechenden Parallelinformation mittels eines Schiebeimpulses T aus dem Sender- Wandler herausgeschoben ist, erhält der Empfänger-Wandler denselben Schiebetakt T, so daß gleichzeitig mit dem Herausschieben von 1 Bit auf der Senderseite 1 Bit auf der Empfängerseite aufgenommen wird. Wenn also bei einem 8-Bit-Wandler die 8 Schiebeimpulse vorbei sind, hat der Empfänger-Wandler die 8 Bit, die auf der Senderseite herausgeschoben wurden, aufgenommen. Wenn der Empfänger die Information erhalten hat, bekommt er von der Steuerlogik den Befehl "Durchschalten der Information bzw. Übernahme der Information an den Ausgang des Empfänger-Wandlers". Die im Ausführungsbeispiel der Fig. 1 an die Ausgänge Q _A und Q _B des Empfänger-Wandlers gelangende Information (Strom) ist zu schwach, um unmittelbar die z.B. zur Steuerung von Motoren dienenden Relais K 1 und K 2 betreiben zu können. Deshalb sind bei der Anordnung der Fig. 1 zwischen den Ausgängen Q _A und Q _B des Empfänger-Wandlers und den Relais K 1 und K 2 Treiber T 1 und T 2 vorgesehen, die zur Verstärkung der Ströme an den Ausgängen Q _A und Q _B des Empfänger-Wandlers dienen.

Die Fig. 2 zeigt ein Steuersignal, welches von der Steuerlogik ge­ liefert wird. Dieses Steuersignal dient zum Laden der Informations- Wandler, zur Ausgabe der Information und zur Koordinierung des Sende- und Empfangsvorganges. Das Steuersignal besteht aus Impulsfolgen, von denen in der Fig. 2 aus Darstellungsgründen nur zwei dargestellt sind. Im Beispiel weist jede Impulsfolge 8 Impulse (Takte) auf. Dies gilt für den Fall, daß, wie im Beispiel nach der Fig. 1, 8-Bit-Wandler verwendet werden. Wenn ein 8-Bit-Wandler verwendet wird, benötigt man auch in dem Fall eine Impulsfolge von jeweils 8 Impulsen, daß, wie im Beispiel der Fig. 1, anstelle von 8 möglichen Schaltern nur 2 Schalter angeschlossen werden.

In der Fig. 2 ist über dem Steuersignal die Information von 8 Schaltern dargestellt, die aus einzelnen Datenbits besteht. Jedem der 8 Schalter ist ein Bit zugeordnet. Die Bits 1, 3, 5 und 7 haben im Beispiel der Fig. 2 den "High"-Zustand, während die Bits 2, 4, 6 und 8 im "Low"- Zustand dargestellt sind.

Will man nicht nur in einer Richtung, sondern in beiden Richtungen zwischen zwei Stationen senden, so benötigt man auf jeder Seite und damit für jeden BUS-Teilnehmer Sender und Empfänger. Dabei entsteht das Problem, daß auf beiden Teilnehmerseiten gesendet oder empfangen werden soll. Den Befehl "Senden" oder "Empfangen" gibt der sogenannte Master, und zwar in Gestalt eines zusätzlichen Daten-Bit, das der Schalter­ information hinzugefügt wird.

Beide Stationen sind daher mit einem Sender und einem Empfänger aus­ gerüstet. Eine der beiden Stationen wird als "Master" ausgelegt. Sie koordiniert den Übertragungsvorgang und bestimmt die Übertragungs­ richtung. Der "Slave" nimmt die vom "Master" gegebenen Signale auf und führt innerhalb der Taktpausen TL das vorgegebene Programm durch. Das Wesen der Erfindung besteht darin, daß die Information über Sende- oder Empfangsstation des Slave in der Taktpause TL mit dem Zustand des Datenbus (Logikpegel) vom Master auf den Slave übertragen wird. Der Master übernimmt selbstverständlich die jeweils zum Slave komplementäre Funktion. Besteht die Dateninformation beispielsweise aus 8 Bit, so wird der Masterbefehl "Senden" oder "Empfangen" als 9. Bit in ein Register gegeben. Wenn alle normalen Datenbit (z.B. 8 Bit) auf den Daten-Bus herausgeschoben sind, wird das Bit für die Sende- und Empfangsschaltung als weiteres Bit (z.B. 9. Bit) auf den Daten-Bus gegeben. Dieses zusätzliche Bit, welches den Bits für die Schalterstellung hinzugefügt wird, wird zwar auf den Daten-Bus hinausgeschoben, aber zunächst nicht in das Empfängerregister übernommen, sondern bleibt auf dem Daten-Bus stehen.

Das zusätzliche Bit (z.B. 9. Bit) wird vom sogenannten Slave detektiert. Der Slave hat wie der Master einen Sender und einen Empfänger. Während der Master mit Hilfe eines Flip-Flop der Steuerlogik den Sende- bzw. Empfangsbefehl in Gestalt des zusätzlichen Datenbit (z.B. 9. Bit) gibt, detektiert der Slave diesen Befehl. Durch die Detektion der Information des Zusatz-Bit und damit des Master-Befehls stellt der Slave fest, ob er senden oder empfangen muß.

In Fig. 3 ist links ein Blockschaltbild für den Master und auf der rechten Seite ein Blockschaltbild für den Slave dargestellt. Beide können senden und empfangen. Dazu benötigen sie Parallel-Serien-Wandler REG 4 und REG 4′. Über die Parallel-Serien-Wandler geht der Datenfluß auf den Bus. Dazu werden die beiden Bus-Treiber BT 1 und BT 2 benötigt. Als Empfänger dient jeweils ein Serien-Parallel-Wandler REG 3 und REG 3′. Sender und Empfänger sind auf beiden Seiten in gleicher Weise vorhanden. Unterschiedlich für Master und Slave ist lediglich die Steuerung. Der Master hat eine Steuerung ST 1, welche zusätzlich die Takterzeugung be­ inhaltet. Die Steuerung ST 1 wie auch ST 2 beeinflußt sowohl den Bus- Treiber als auch den Parallel-Serien-Wandler und den Serien-Parallel- Wandler.

Der Parallel-Serien-Wandler als Sender entspricht dem Register REG 4 in Fig. 4. Der Serien-Parallel-Wandler als Empfänger entspricht dem Register 3. Die in Fig. 4 dargestellte Schaltung ist für Master und Slave identisch. Der Sender nimmt die Informationen, die in Form von Schaltern S 1 und S 2 (analog zu Fig. 1) auf die Eingänge A und B des Registers REG 4 gegeben werden, als Parallel-Information auf und gibt diese über Q _S als serielle Impulse auf den Bus aus. Der serielle Ausgang wird durch die Klemme 6 der Leiste X 1 dargestellt. Die Klemme 5 der Leiste X 1 geht auf den Eingang SL des Registers REG 4, der das Schieben und Laden bewirkt. Das Laden wird durch einen kurzen Impuls bewirkt, während das Schieben durch einen statischen "High"-Zustand bewirkt wird. Die Leiste X 1 ist die Schnittstelle, an deren einen Seite Sender und Empfänger angeschlossen sind und an deren anderen Seite die Master- bzw. Slave-Steuerung angeschlossen ist. Anschluß 4 der Klemmleiste X 1 geht auf den Clock-Eingang CLK des Senders REG 4. Der Clock-Impuls bewirkt das serielle Herausschieben der Information. Der Ausdruck Sender bezieht sich auf den Vorgang in bezug auf den Slave, und zwar wird im Sender die Information aufgenommen und an den Slave weitergeleitet. Das heißt, das Register 4 nimmt Informationen auf und sendet diese Information vom Ausgang Q _S über die Klemme 6 der Klemmleiste X 1 seriell an die Master­ steuerung ST 1.

Das Register REG 3 übernimmt bei SI die serielle Information, die über die Klemme 1 vom Slave kommt, gibt sie parallel an die Ausgänge Q _A und Q _B weiter und steuert von dort aus Relais oder Lampen K 1 und K 2. Der Anschluß 2 der Klemmleiste X 1 geht auf den Eingang PA, der die Parallel- Ausgabe veranlaßt. In diesem Fall bewirkt ein kurzer Impuls das Heraus­ geben der Parallel-Information. Die Klemme 3 geht auf den Clock-Eingang (CLK) des Bausteins REG 3. Der Clock-Impuls bewirkt das Einlesen der seriellen Information in REG 3.

Der in Fig. 5 dargestellte Master erzeugt in dem Schmitt-Trigger T 1 den Takt für die gesamte Steuerung. Dieser Oszillator versorgt über den Clock-Eingang 1 auch die Zählschaltung Z 1. Der Zähler Z 1 ist mit seinem Ausgang A auch mit dem Eingang E des Flipflops FF 1 verbunden. Der Ausgang A des Flipflops FF 1 geht auf das Gatter G 1 und sorgt für die Taktpause. Das Flipflop wird auch durch das Clock-Signal aus dem Oszillator T 1 zurückgesetzt. T 2 dient lediglich als Inverter. Wenn die Zählschaltung über C den für die Länge des Datenpakets vorgewählten Zählinhalt erreicht hat, gibt sie ein Signal aus, welches das Flipflop gegen die Clock-Signale unempfindlich macht. Der Ausgang A des Zählers geht auf einen Vorbereitungseingang E von FF 1 und der Zustand des Vorbereitungseingangs wird mit dem nächsten Clock-Impuls vom Ausgang A des Flipflops übernommen. FF 1 sperrt dann den Zähler Z 1 über den En-Eingang (enable) und sorgt für eine Taktperiode dafür, daß der Zähler Z 1 nicht weiterläuft. Dieser Impuls sorgt ebenfalls dafür, daß der Zähler wieder in den Grundzustand zurückversetzt wird. Mit dem darauf folgenden Clock-Impuls wird das Flipflop FF 1 abermals gekippt und gibt den Zähler Z 1 wieder frei. Der ganze Vorgang spielt sich am zweiten Ausgang A ab und hat die Wirkung, daß er die Impulse des Oszillators mit Hilfe des Gatters G 1 sperrt. Vor dem Gatter 1 ist also ein durchgehender Takt vorhanden, der über die Klemme 4 zum Sender REG 4 (s. Fig. 4) geht.

Außerdem geht der Takt zu den Eingängen der Zählschaltung Z 1 (C) und des Flipflops FF 1 (CL) sowie zu einem der Eingänge des Gatters G 1. Hinter dem Gatter G 1 ist bereits die Impuls-Pause - oder Taktpause - vorhanden, so daß hier nur Impulspakete existieren. Diese werden als Takt zum Empfänger und zum Pausen-Detektor PD geleitet. Der Pausendetektor PD steuert dann die Aufnahme der Information über die Klemme 5 im ange­ schlossenen Sender REG 4. Die Schaltung des Pausen-Detektors ist in Fig. 6 dargestellt.

Die Klemmen auf der Leiste X 1 _M gehen auf die entsprechenden Klemmen des Empängers/Senders, der in Fig. 4 dargestellt ist. So bedeutet 3 _M die Verbindung zur Taktleitung für den Empfängerbaustein REG 3 und 4 _M die Taktleitungsverbindung zum Baustein REG 4. Die Klemme 6 _M stellt die Verbindung vom Ausgang Q _S von REG 4 zum Bus über den Bustreiber BT 1 zur Busklemme 2 her. Die am Ausgang des Gatters G 1 anstehenden Impulse gelangen über den Puffer B auf den Datenbus (Klemme 1). Damit der Bustreiber zum richtigen Moment arbeitet, ist er von dem Ausgang A ₁ von FF 1 gesteuert.

Die Busschnittstelle X B _S ist einmal für das Weitergeben der Taktimpulse über die Klemme 2′ zuständig, wobei die Taktimpulse zur Klemmleiste X 1 _S , und zwar dort zu den beiden Punkten 1 _S und 6 _S , geleitet werden. Die Klemme 1′ von XB _S führt über den Treiber D zum Pausendetektor PD. Der Pausendetektor besteht im wesentlichen aus dem Schmitt-Trigger T 3. Hinter dem Pausendetektor ist ein Inverter T 4 angeordnet. Das Ausgangs­ signal gelangt dann zu den Klemmen 5 _S der Klemmleiste X 1 _S und zum Eingang SL des Flipflops FF 2. Wenn die Pause detektiert ist, geht der Impuls also zum Sender, und mit der Information wird das Register REG 4 geladen. Während das Register diesen statischen Zustand annimmt, wird die Information aus dem Sender herausgeschoben. Der Zustand von FF 2 wirkt über den Ausgang A und die Klemme 2 _S auf den Eingang PA von REG 3 des Empfängers. Wenn dort beispielsweise "logisch 1" anliegt, wird die Information aus dem Serienregister an den parallelen Ausgang übergeben. Der Datenbus geht über die Klemme 1 _S auf den Eingang des Empfängers SI. Der Ausgang des Senders Q _S geht über die Klemme 6, bzw. 6 _S zum Bus­ treiber BT 2. Der Bustreiber ist über die Klemme 2′ wieder auf die Klemmleiste X _S geschaltet, sowie auf die Klemme 1 _S von X 1 _S . Auf die Weise wird FF 2 rückgesetzt und das Spiel kann von neuem beginnen. Der vom Pausendetektor PD festgestellte Logikpegel während der Tastpause hat beispielsweise im Spannungszustand "high" die Aufgabe, dem Slave mit­ zuteilen, daß er senden soll, und dem Master mitzuteilen, daß er em­ pfangen soll. Der Spannungszustand "low" auf dem Datenbus bewirkt umgekehrt, daß der Master senden und der Slave empfangen darf. Der Datenbus wird von den Parallel-Serien- und Serien-Parallel-Wandlern mit Information versorgt.

Eine Anwendung der Erfindung ist beispielsweise im PkW vorgesehen. Eine weitere Anwendungsmöglichkeit ist bei Fernsteuerungen jeglicher Art gegeben. Die Erfindung vermeidet die mehrfache Informationsumarbeitung auf Sende- und Empfangsseite, die sich zwangsläufig bei Verwendung von für die Zusammenarbeit mit Mikroprozessoren optimierten IC′s ergibt. Da auf keine aufwendigen Frame- und Parity-Kontrollen stattfinden, können bei der Schaltung nach der Erfindung mit Standard IC′s in Schottky- Technologie leicht Übertragungsraten von 50 Mbit/s und mehr erreicht werden.

Claims (9)

1. Multiplex-Informationsübertragungssystem mit einer Steuerlogik in Gestalt eines Masters und eines Slaves, einem bidirektionalen Bus und Schieberegistern für Sender und Empfänger, wobei der Master eine Folge von Taktimpulsen erzeugt, denen jeweils ein Datenbit zugeordnet ist und die Datenbits zu Informationsblöcken zusammen­ gefaßt sind, dadurch gekennzeichnet, daß zwischen zwei Infor­ mationsblöcken eine Taktpause vorhanden ist, daß in der Taktpause zwischen zwei Informationsblöcken ein zusätzlicher Steuerungs­ zustand oder Logikpegel auf den Datenbus aufschaltbar ist.

2. Multiplex-Informationsübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerungszustand oder Logikpegel den In­ formationsgehalt von 1 bit aufweist.

3. Multiplex-Informationsübertragungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Logikpegel zur Koordinierung des Übertragungsvorgangs dient.

4. Multiplex-Informationsübertragungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Logikpegel zur Steuerung der Senderichtung dient.

5. Multiplex-Informationsübertragungssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuerlogik die Taktpause erkennt, und daß sie außerdem den Logikpegel und das Taktsignal zur Steuerung heranzieht.

6. Multiplex-Informationsübertragungssystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Informationsübertragung mittels Master und Slave bidirektional erfolgt.

7. Multiplex-Informationsübertragungssystem nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß ein Master eine beliebige Anzahl von Übertragungsstrecken steuert, bei denen jede Übertragungs­ strecke an eine Slave-Steuerung angeschlossen ist.

8. Multiplex-Informationsübertragungssystem nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Beginn der Taktpause durch einen Zähler für die Schiebeimpulse festlegbar ist.

9. Multiplex-Informationsübertragungssystem nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Taktpause ebenso lang ist wie die Taktzeit.