DE112018004698B4

DE112018004698B4 - Verfahren und vorrichtung zur unterstützung eines breiten eingangsgleichtaktbereichs in sar-adcs ohne zusätzliche aktive schaltung

Info

Publication number: DE112018004698B4
Application number: DE112018004698.2T
Authority: DE
Inventors: Anders Vinje; Ivar Løkken
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2017-10-24
Filing date: 2018-10-24
Publication date: 2023-09-07
Anticipated expiration: 2038-10-25
Also published as: JP2020537368A; TWI778155B; JP6944047B2; US10547321B2; US20190123758A1; KR102656345B1; WO2019084085A1; KR20200074084A; DE112018004698T5; TW201924227A; CN111034052A; CN111034052B

Abstract

Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC), der aufweist:eine Steuerschaltung;eine Vielzahl von ersten Kondensatoren, wobei jeder Kondensator der ersten Kondensatoren eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit einem ersten Eingang eines Spannungskomparators (102) der Steuerschaltung koppelbar ist;eine Vielzahl von zweiten Kondensatoren, wobei jeder Kondensator der zweiten Kondensatoren eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit einem zweiten Eingang des Spannungskomparators (102) der Steuerschaltung koppelbar ist;wobei:entsprechende der ersten Kondensatoren und der zweiten Kondensatoren binär gewichtete Kondensatorpaare ausbilden; unddie Steuerschaltung konfiguriert ist zum:Zurücksetzen der oberen Platten jedes der ersten Kondensatoren und der oberen Platten jedes der zweiten Kondensatoren auf eine Gleichtaktspannung (Vcm);Abtasten einer ersten Differenzspannung (Vinp) an den unteren Platten der ersten Kondensatoren und Abtasten einer zweiten Differenzspannung (Vinn) an den unteren Platten der zweiten Kondensatoren, während die oberen Platten der ersten Kondensatoren und der zweiten Kondensatoren im potentialfreien Zustand gekoppelt sind; undDurchführen einer sequentiellen SAR-Analog-Digital-Wandlung der ersten und zweiten Differenzspannungen (Vinp, Vinn).

Description

Die vorliegende Offenbarung bezieht sich auf Analog-Digital-Wandler (ADC) und insbesondere auf die Unterstützung eines breiten Eingangs-Gleichtaktbereichs in ADCs mit aufeinanderfolgenden Approximationsregistern (SAR) ohne zusätzliche aktive Schaltung.
Ein Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC) ist ein Typ eines Analog-Digital-Wandlers, der eine kontinuierliche analoge Wellenform in diskrete digitale Repräsentationen umwandelt, indem eine binäre Suche durchgeführt wird, um auf den jeweils nächstgelegenen Quantisierungspegel jedes von der analogen Wellenform genommenen Abtastwerts zu konvergieren, der dann eine digitale Repräsentation davon bereitstellt.
SAR-ADCs gehören zu den beliebtesten ADC-Architekturen und können beispielsweise in Mikrocontrollern verwendet werden. Ein typischer differentieller SAR-ADC, einschließlich der meisten auf dem Markt, weist einen begrenzten Eingangs-Gleichtaktbereich auf, der zu einer verringerten Leistung oder einem Ausfall führen kann, wenn der Eingangsgleichtakt den zulässigen Bereich des SAR-DAC überschreitet. Dies macht differentielle SAR-ADCs weniger geeignet für Anwendungen, bei denen die Eingangsgleichtaktspannung nicht gesteuert werden kann, wie bestimmte Sensoranwendungen, Nulldurchgangserkennung und mehr. Dies kann umgangen werden, indem zusätzliche aktive Schaltungen verwendet werden, wie in 2 gezeigt, um die Eingangsgleichtaktspannung abzutasten und sie während der Umwandlung zu subtrahieren, um ihre Auswirkungen aufzuheben. Dies ist jedoch in Bezug auf den Stromverbrauch und die Chipfläche der integrierten Schaltung kostspielig und schränkt auch die zulässige Eingangsgleichtaktänderungsrate ein.
Aus der Druckschrift „A 9-bit 100-MS/s 1.46-mW Tri-Level SAR ADC in 65nni CMOS". von YANFEI CHEN ET AL, IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS, COMMUNICATIONS AND COMPUTER SCIENCES, ENGINEERING SCIENCES SOCIETY, TOKYO, JP, vol. E93A, no. 12, Dezember 2010 (2010-12), Seiten 2600-2608, ist ein SAR ADC bekannt welches eine Erzeugung einer Gleichtaktspannung vermeidet. Aus dem US Patent US 9,716,513 sind Systeme und Verfahren zur Erzeugung einer Gleichtakt-Kompensationsspannung in einem Sukzessive-Approximation-Register-Analog-Digital-Wandler bekannt.
Daher wird ein differentieller SAR-ADC benötigt, der eine bessere Gleichtaktspannungsunterdrückung und bessere Amplitudenbehandlungsfähigkeiten aufweist, während nur minimale oder keine zusätzlichen Schaltungen erforderlich sind. Diese und andere Aufgaben werden durch die unabhängigen Ansprüche gelöst. Weiterbildungen sind Kennzeichen der Unteransprüche.
Gemäß einer Ausführungsform kann ein Verfahren zum Bereitstellen eines breiten Eingangsgleichtaktbereichs in einem Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC) die folgenden Schritte aufweisen: Zurücksetzen der oberen Plattenknoten vcp und vcn einer Vielzahl von binär gewichteten Kondensatoren auf eine Spannung vcm; Abtasten der Differenzspannungen Vinp und Vinn an den unteren Plattenknoten vcp bzw. vcn, während die oberen Plattenknoten vcp und vcn miteinander gekoppelt werden und potentialfrei sind; und Durchführen einer sequentiellen SAR-Analog-Digital-Wandlung an den abgetasteten Differenzspannungen Vinp und Vinn.
Gemäß einer weiteren Ausführungsform des Verfahrens kann der SAR-ADC ein SAR-ADC mit Differenzeingang sein. Gemäß einer weiteren Ausführungsform des Verfahrens kann der SAR-ADC in einer integrierten Schaltungsvorrichtung hergestellt werden. Gemäß einer weiteren Ausführungsform des Verfahrens kann die integrierte Schaltungsvorrichtung ein Mikrocontroller sein.
Gemäß einer anderen Ausführungsform kann ein Verfahren zum Bereitstellen eines breiten Eingangsgleichtaktbereichs in einem Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC) die folgenden Schritte aufweisen: Koppeln von oberen Platten einer ersten Hälfte einer Vielzahl von binär gewichteten Kondensatoren an einen ersten Eingang eines Spannungskomparators und Koppeln von oberen Platten einer zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren an einen zweiten Eingang des Spannungskomparators; Koppeln einer oberen Platte eines ersten Dummy-Kondensators mit dem ersten Eingang des Spannungskomparators und Koppeln einer oberen Platte eines zweiten Dummy-Kondensators mit dem zweiten Eingang des Spannungskomparators; Koppeln einer vorherigen ersten Referenzspannung an Bodenplatten der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren; Koppeln einer vorherigen zweiten Referenzspannung an Bodenplatten der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren; Koppeln einer dritten Referenzspannung an die oberen Platten der Vielzahl von binär gewichteten Kondensatoren und an die oberen und unteren Platten der ersten und zweiten Dummy-Kondensatoren; Entkoppeln der unteren Platten der Vielzahl von binär gewichteten Kondensatoren von den vorherigen ersten und zweiten Referenzspannungen; Koppeln der unteren Platten der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren und der Bodenplatte des ersten Dummy-Kondensators mit einer positiven Eingangsspannung, Vinp; Koppeln der unteren Platten der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und der Bodenplatte des zweiten Dummy-Kondensators mit einer negativen Eingangsspannung Vinn; Koppeln der oberen Platten der Vielzahl von binär gewichteten Kondensatoren und des ersten und des zweiten Dummy-Kondensators miteinander; Entkoppeln der oberen Platten der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators von den oberen Platten der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; Koppeln der unteren Platten der Vielzahl von binär gewichteten Kondensatoren und des ersten und zweiten Dummy-Kondensators mit der dritten Referenzspannung; Bestimmen, ob eine erste Spannung am ersten Eingang des Spannungskomparators größer ist als eine zweite Spannung am zweiten Eingang davon; wobei, wenn die erste Spannung größer als die zweite Spannung ist, eine erste Logikpegelausgabe vom Spannungskomparator bereitgestellt wird und wenn die erste Spannung kleiner als die zweite Spannung ist, dann eine zweite Logikpegelausgabe vom Spannungskomparator bereitgestellt wird; und Fortsetzen der Analog-Digital-Wandlung mit sukzessiver Approximation, bis die Umwandlung abgeschlossen ist.
Gemäß einer weiteren Ausführungsform des Verfahrens kann die vorherige erste Referenzspannung von einem ersten Digital-Analog-Wandler (DAC) herrühren, und die vorherige zweite Referenzspannung kann von einem zweiten DAC herrühren. Gemäß einer weiteren Ausführungsform des Verfahrens können die vorherige erste und zweite Referenzspannung Vref sein und die dritte Referenzspannung kann Vref/2 sein. Gemäß einer weiteren Ausführungsform des Verfahrens kann der erste Logikpegel ein logisches Hoch oder logisches „1“ sein, und der zweite logische Pegel kann ein logisches Niedrig oder ein logisches „0“ sein. Gemäß einer weiteren Ausführungsform des Verfahrens kann der SAR-ADC ein SAR-ADC mit Differenzeingang sein. Gemäß einer weiteren Ausführungsform des Verfahrens kann der SAR-ADC in einer integrierten Schaltungsvorrichtung hergestellt werden. Gemäß einer weiteren Ausführungsform des Verfahrens kann die integrierte Schaltungsvorrichtung ein Mikrocontroller sein.
Gemäß noch einer anderen Ausführungsform kann ein Successive-Approximation-Register-(SAR-) Analog-Digital-Wandler (ADC) eine Schaltung aufweisen, die konfiguriert ist zum: Koppeln einer dritten Referenzspannung mit oberen Platten einer Vielzahl von binär gewichteten Kondensatoren und oberen und unteren Platten von ersten und zweiten Dummy-Kondensatoren; Koppeln einer vorherigen ersten Referenzspannung an Bodenplatten einer ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren; Koppeln einer vorherigen zweiten Referenzspannung an Bodenplatten einer zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren; Entkoppeln der unteren Platten der Vielzahl von binär gewichteten Kondensatoren und des ersten und zweiten Dummy-Kondensators von den jeweiligen ersten, zweiten und dritten Referenzspannungen; Koppeln der unteren Platten der Vielzahl von binär gewichteten Kondensatoren und des ersten und zweiten Dummy-Kondensators; Koppeln einer positiven Eingangsspannung Vinp an die unteren Platten der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators; Koppeln einer negativen Eingangsspannung Vinn an die unteren Platten der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; Entkoppeln der unteren Platten der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators von den unteren Platten der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; Vergleichen einer Spannung Vx an den oberen Platten der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators mit einer Spannung Vy an den oberen Platten der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; wobei, wenn die Spannung Vx größer als die Spannung Vy ist, Koppeln einer vierten Spannung an die untere Platte des das höchstwertige Bit (MSB) repräsentierenden der ersten Hälfte der Vielzahl von binär gewichteten Kondensatoren, Koppeln einer fünften Spannung an die untere Platte des das MSB repräsentierenden der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und Koppeln der dritten Spannung mit den unteren Platten der verbleibenden Vielzahl von binär gewichteten Kondensatoren und dem ersten und zweiten Dummy-Kondensator, oder wenn die Spannung Vx kleiner als die Spannung Vy ist, dann Koppeln der fünften Spannung an die untere Platte des das MSB repräsentierenden der ersten Hälften der Vielzahl von binär gewichteten Kondensatoren, Koppeln der vierten Spannung an die untere Platte des das MSB repräsentierenden der zweiten Hälfte der Vielzahl von binär gewichteten Kondensatoren und Koppeln der dritten Spannung an die unteren Platten der verbleibenden Vielzahl von binär gewichteten Kondensatoren und des ersten und zweiten Dummy-Kondensators; und Fortsetzen der sukzessiven Approximation der Analog-Digital-Wandlung, bis die Umwandlung abgeschlossen ist.
Gemäß einer weiteren Ausführungsform kann die erste vorherige Referenzspannung von einem ersten Digital-Analog-Wandler herrühren; die zweite vorherige Referenzspannung kann von einem zweiten Digital-Analog-Wandler herrühren; die dritte Referenzspannung kann Vref/2 sein; die vierte Referenzspannung kann Null Volt sein; und die fünfte Referenzspannung kann Vref sein. Gemäß einer weiteren Ausführungsform kann der Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC) ein SAR-ADC mit Differenzeingang sein. Gemäß einer weiteren Ausführungsform kann der SAR-ADC in einer integrierte Schaltungsvorrichtung hergestellt werden. Gemäß einer weiteren Ausführungsform kann die integrierte Schaltungsvorrichtung ein Mikrocontroller sein.
Gemäß einer anderen Ausführungsform kann ein SAR-ADC eine Steuerschaltung, erste Kondensatoren und zweite Kondensatoren beinhalten. Jeder Kondensator der ersten Kondensatoren kann eine obere Platte und eine untere Platte beinhalten. Die obere Platte kann näher an der Steuerschaltung liegen als die untere Platte jedes der ersten Kondensatoren. Jeder Kondensator der zweiten Kondensatoren kann eine obere Platte und eine untere Platte beinhalten. Die obere Platte kann näher an der Steuerschaltung liegen als die untere Platte jedes der zweiten Kondensatoren. Entsprechende Kondensatoren der ersten und zweiten Kondensatoren können binär gewichtete Kondensatorpaare bilden. Die Steuerschaltung kann konfiguriert sein, um die oberen Platten jedes der ersten Kondensatoren und die oberen Platten jedes der zweiten Kondensatoren auf eine Gleichtaktspannung zurückzusetzen, eine erste Differenzspannung an den unteren Platten der ersten Kondensatoren abzutasten und eine zweite Differenzspannung an den unteren Platten der zweiten Kondensatoren abzutasten, während die oberen Platten der ersten Kondensatoren und der zweiten Kondensatoren im potentialfreien Zustand gekoppelt werden, und eine sequentielle SAR-Analog-Digital-Wandlung der ersten und zweiten Differenzspannung durchzuführen.
In Kombination mit einer der obigen Ausführungsformen kann der SAR-ADC weiterhin einen ersten Dummy-Kondensator parallel zu den ersten Kondensatoren beinhalten. Der erste Dummy-Kondensator kann eine obere Platte und eine untere Platte beinhalten, wobei die obere Platte näher an der Steuerschaltung liegt als die untere Platte jedes der ersten Kondensatoren. Der SAR-ADC kann einen zweiten Dummy-Kondensator parallel zu den zweiten Kondensatoren beinhalten. Der zweite Dummy-Kondensator kann eine obere Platte und eine untere Platte beinhalten. Die obere Platte kann näher an der Steuerschaltung liegen als die untere Platte jedes der ersten Kondensatoren. Die Steuerschaltung kann weiterhin konfiguriert sein, um die oberen Platten eines ersten Teils der binär gewichteten Kondensatorpaare mit einem ersten Eingang eines Spannungskomparators zu koppeln und dann die oberen Platten eines zweiten Teils der binär gewichteten Kondensatorpaare mit einem zweiten Eingang des Spannungskomparators zu koppeln, dann eine obere Platte eines ersten Dummy-Kondensators mit dem ersten Eingang des Spannungskomparators zu koppeln und eine obere Platte eines zweiten Dummy-Kondensators mit dem zweiten Eingang des Spannungskomparators zu koppeln und dann eine vorherige erste Referenzspannung mit unteren Platten des ersten Teils der binär gewichteten Kondensatoren zu koppeln, dann eine vorherige zweite Referenzspannung mit unteren Platten des zweiten Teils der binär gewichteten Kondensatoren zu koppeln, dann eine dritte Referenzspannung mit den oberen Platten der binär gewichteten Kondensatoren und mit den oberen und den unteren Platten des ersten und des zweiten Dummy-Kondensators zu koppeln, dann die unteren Platten der binär gewichteten Kondensatoren von den vorherigen ersten und zweiten Referenzspannungen zu entkoppeln, dann die unteren Platten des ersten Teils der binär gewichteten Kondensatoren und die untere Platte des ersten Dummy-Kondensators mit einer positiven Eingangsspannung zu koppeln und koppeln dann die unteren Platten des zweiten Teils der binär gewichteten Kondensatoren und die untere Platte des zweiten Dummy-Kondensators mit einer negativen Eingangsspannung zu koppeln, dann die oberen Platten der binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren miteinander zu koppeln, dann die oberen Platten des ersten Teils der binär gewichteten Kondensatoren und des ersten Dummy-Kondensators von den oberen Platten des zweiten Teils der binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators zu entkoppeln und dann die unteren Platten der binär gewichteten Kondensatoren und des ersten und zweiten Dummy-Kondensators mit der dritten Referenzspannung zu koppeln. Der Spannungskomparator kann konfiguriert sein, um zu bestimmen, ob eine erste Spannung am ersten Eingang des Spannungskomparators größer als eine zweite Spannung am zweiten Eingang des Spannungskomparators ist. In Kombination mit einer der obigen Ausführungsformen ist der Spannungskomparator weiterhin so konfiguriert, dass er konfiguriert werden kann, um eine erste Logikpegelausgabe bereitzustellen, wenn die erste Spannung größer als die zweite Spannung ist, und dann eine zweite Logikpegelausgabe bereitzustellen, wenn die erste Spannung kleiner ist als die zweite Spannung. In Kombination mit einer der obigen Ausführungsformen kann die Steuerschaltung weiter konfiguriert sein, um eine sukzessive Approximation der Analog-Digital-Wandlung durchzuführen, bis die Umwandlung abgeschlossen ist. In Kombination mit einer der obigen Ausführungsformen rührt die vorherige erste Referenzspannung von einem ersten DAC und die vorherige zweite Referenzspannung von einem zweiten DAC her. In Kombination mit einer der obigen Ausführungsformen sind die vorherigen ersten und zweiten Referenzspannungen ein Wert Vref und die dritte Referenzspannung ist ein Wert Vref/2.
Ausführungsformen der vorliegenden Offenbarung weisen einen SAR-ADC auf, einschließlich einer Schaltung, die konfiguriert ist, um eine dritte Referenzspannung mit oberen Platten einer Vielzahl von binär gewichteten Kondensatoren und oberen und unteren Platten von ersten und zweiten Dummy-Kondensatoren zu koppeln, dann eine vorherige erste Referenzspannung mit unteren Platten eines ersten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln, dann eine vorherige zweite Referenzspannung mit unteren Platten eines zweiten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln und entkoppeln dann die unteren Platten der Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren von der jeweiligen ersten, zweiten und dritten Referenzspannung zu entkoppeln, dann die unteren Platten der Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren miteinander zu koppeln und dann eine positive Eingangsspannung (Vinp) mit den unteren Platten des ersten Teils der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators zu koppeln, dann eine negative Eingangsspannung (Vinn) an die unteren Platten des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators zu koppeln, dann die unteren Platten des ersten Teils der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators von den unteren Platten des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators zu entkoppeln, und dann eine Spannung Vx an den oberen Platten des ersten Teils der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators mit einer Spannung Vy an den oberen Platten des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators zu vergleichen. In Kombination mit einer der obigen Ausführungsformen kann die Schaltung weiterhin konfiguriert sein, um, wenn die Spannung Vx größer als die Spannung Vy ist, eine vierte Spannung an die untere Platte des das höchstwertige Bit (MSB) repräsentierenden des ersten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln, eine fünfte Spannung an die untere Platte des das MSB repräsentierenden des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln, und die dritte Spannung an die unteren Platten der verbleibenden Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensator zu koppeln. In Kombination mit einer der obigen Ausführungsformen kann die Schaltung weiterhin konfiguriert sein, um, wenn die Spannung Vx kleiner als die Spannung Vy ist, die fünfte Spannung an die untere Platte des das MSB repräsentierenden des ersten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln, die vierte Spannung an die untere Platte des das MSB repräsentierenden des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln, und die dritte Spannung an die unteren Platten der verbleibenden Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren zu koppeln. In Kombination mit einer der obigen Ausführungsformen kann die Schaltung weiter konfiguriert sein, um eine sukzessive Approximation der Analog-Digital-Wandlung fortzusetzen, bis die Umwandlung abgeschlossen ist. In Kombination mit einer der obigen Ausführungsformen kann die erste vorherige Referenzspannung von einem ersten Digital-Analog-Wandler herrühren, die zweite vorherige Referenzspannung kann von einem zweiten Digital-Analog-Wandler herrühren, die dritte Referenzspannung kann einen Wert Vref/2 aufweisen, die vierte Referenzspannung kann Null Volt aufweisen, und die fünfte Referenzspannung kann einen Wert Vref aufweisen.
In Kombination mit einer der obigen Ausführungsformen kann der SAR-ADC ein SAR-ADC mit Differenzeingang sein. In Kombination mit einer der obigen Ausführungsformen kann der SAR-ADC in einer integrierte Schaltungsvorrichtung hergestellt werden. In Kombination mit einer der obigen Ausführungsformen kann die integrierte Schaltungsvorrichtung ein Mikrocontroller sein. In einer weiteren Ausführungsform kann ein Verfahren den Betrieb eines der SAR-ADCs der obigen Ausführungsformen aufweisen.
Ein vollständigeres Verständnis der vorliegenden Offenbarung kann unter Bezugnahme auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen erlangt werden, wobei:

1 ein vereinfachtes schematisches Diagramm eines VCM-basierten Abtast-SAR-ADC mit kapazitivem DAC gemäß den Lehren dieser Offenbarung veranschaulicht;
2 ein schematisches Diagramm einer Technologielösung nach dem Stand der Technik zum Ermöglichen eines Gleichtaktbetriebs im gesamten Versorgungsspannungsbereich veranschaulicht;
3 schematische Diagramme der Gleichtaktverfolgung mit passivem Eingang in Rücksetz- und Abtastphasen gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung veranschaulicht;
4 schematische Diagramme des Übergangs der Abtastung zu MSB-Bestimmungsphasen mit Gleichtaktverfolgung mit passivem Eingang gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung veranschaulicht;
5 ein schematisches Diagramm einer Gleichtaktfolgeschaltung mit passivem Eingang gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung veranschaulicht;
6 ein schematisches Flussdiagramm der Gleichtaktverfolgung mit passivem Eingang gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung veranschaulicht;
7 schematische Diagramme eines SAR-ADC mit vcm-basierter Abtastung veranschaulicht, die die ersten zwei Schritte der sukzessiven Approximation gemäß den Lehren dieser Offenbarung veranschaulicht;
8 schematische Diagramme eines SAR-ADC nach dem Stand der Technik mit vcm-basierter Abtastung veranschaulicht, die die ersten beiden Schritte der sukzessiven Approximation zeigen; und
9 schematische Diagramme eines SAR-ADC mit vcm-basierter Abtastung veranschaulicht, die die ersten beiden Schritte der sukzessiven Approximation gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung zeigen.

Während die vorliegende Offenbarung für verschiedene Modifikationen und alternative Formen empfänglich ist, wurden spezifische beispielhafte Ausführungsformen davon in den Zeichnungen gezeigt und werden hier im Detail beschrieben. Es sollte jedoch verstanden werden, dass die Beschreibung spezifischer beispielhafter Ausführungsformen hierin die Offenbarung nicht auf die hierin offenbarten Formen beschränken soll.
Im Allgemeinen haben Differential-SAR-ADCs der gegenwärtigen Technologie einen begrenzten Eingangsgleichtaktbereich. Dies macht sie weniger geeignet für Anwendungen, bei denen die Eingangsgleichtaktspannung nicht gesteuert werden kann, wie bestimmte Sensoranwendungen, Nulldurchgangserkennung und dergleichen. Zuvor veröffentlichte Lösungen und frühere Lösungen, die für verschiedene Mikrocontroller entwickelt wurden, stützten sich auf zusätzliche Schaltungen, um die Eingangsgleichtaktspannung abzutasten und während der Umwandlung anzulegen, so dass die Gleichtaktspannung aufgehoben wird. Dies ist jedoch kostspielig in Bezug auf den Strom- und Flächenverbrauch und schränkt auch die Eingangsgleichtaktänderungsrate ein. Im Gegensatz dazu beseitigen Ausführungsformen der vorliegenden Offenbarung diese Einschränkungen und erfordern keine zusätzliche Strom verbrauchende Schaltung oder Chipfläche. Das einzige, was gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung erforderlich ist, ist ein zusätzlicher Taktzyklus pro Umwandlung, um ein Zurücksetzen von potentialfreien Knoten durchzuführen. Alle erforderlichen Hardware-Schalter sind bereits in der SAR-DAC-Schaltung beinhaltet; wodurch Ausführungsformen der vorliegenden Offenbarung einen Gleichtaktbereich im gesamten Versorgungsspannungsbereich erreichen, ohne dass irgendwelche Schaltungsmodifikationen oder -zusätze erforderlich sind.
Die hierin offenbarte und beanspruchte SAR-DAC-Schaltung kann leicht in eine integrierte Schaltungsvorrichtung umgesetzt werden, wie beispielsweise einen Mikrocontroller mit gemischten Signalen (sowohl analoge als auch digitale Schaltungen), jedoch nicht darauf beschränkt.
Unter Bezugnahme auf die Zeichnungen sind die Details von beispielhaften Ausführungsformen schematisch dargestellt. Gleiche Elemente in den Zeichnungen werden durch gleiche Zahlen dargestellt, und ähnliche Elemente werden durch gleiche Zahlen mit einem anderen Kleinbuchstaben-Suffix dargestellt.
Unter Bezugnahme auf 1 ist ein vereinfachtes schematisches Diagramm eines VCM-basierten Abtast-SAR-ADC mit kapazitivem DAC gemäß den Lehren dieser Offenbarung dargestellt. Einige SAR-ADCs verwenden vcm-basiertes Sampling, um Eingangssignale abzutasten und umzuwandeln. Dies ist ungefähr 80% energieeffizienter als ein herkömmlicher SAR-Algorithmus. Das Signal wird abgetastet und an den Eingang des Komparators 102 gekoppelt, wie in 1 gezeigt. Zuerst werden die positiven und negativen Eingänge auf den unteren Platten eines Kondensatorarrays abgetastet, das hier als einzelner Kondensator gezeigt ist, wobei die oberen Platten an eine intern erzeugte Gleichtaktspannung vcmsamp = vcm kurzgeschlossen sind. Als nächstes werden in der sogenannten MSB-Phase die unteren Platten mit der Spannung vcm verbunden, während die oberen Platten potentialfrei bleiben, wodurch die Knoten vcp und vcn auf 2*vcm-vinp bzw. 2*vcm-vinn verschoben werden. Dann trifft der Komparator 102 die erste Bitentscheidung (MSB-Entscheidung) und ein binärer Suchalgorithmus wird verwendet, um binär skalierte Teile des Kondensators in Abhängigkeit vom Komparatorausgang auf die Referenzspannungen zu verschieben, was zu einer sukzessiven Approximation der differentiellen Eingangsspannung führt. Dieser Ansatz ähnelt der Abtastung an der oberen Platte, weist jedoch nicht die gleiche hohe Empfindlichkeit gegenüber parasitärer Kapazität am Komparatoreingangsknoten auf.
Wenn die Gleichtaktspannung des Komparators als vcmcomp = (vcp+vcn)/2 definiert ist, dann: $vcmcomp = (vcp + vcn) / 2 = (2 * vcm - vinp + 2 * vcm - vinn) / 2 = 2 * vcm - (vinp + vinn) / 2$
Die Spannung (vinp+vinn)/2 ist gleich der Eingangsgleichtaktspannung oder vcmin, wodurch die obige Gleichung auf Folgendes reduziert wird: $vcmcomp = 2 * vcm - vcmin$
Wenn vcmin = vcm ist, vereinfacht sich die Gleichtaktspannung des Komparators zu vcmcomp = vcm, was typischerweise Vref/2 ist, kann jedoch im optimalen Betriebspunkt des Komparators 102 gewählt werden. Wenn jedoch der Eingangsgleichtakt im gesamten Versorgungsspannungsbereich aktiviert sein muss oder vcmin irgendwo zwischen 0 bis vref sein soll, bedeutet dies, dass vcmcomp auch irgendwo zwischen 0 und vref variieren kann. Dies kann zu einer erheblichen Leistungsreduzierung des ADC und einem viel komplizierteren Komparatordesign führen. In einigen ADCs, die diese Architektur verwenden, kann dies zu einer bestimmten Einschränkung des zulässigen Bereichs des Eingangsgleichtaktmodus führen. Eine solche Einschränkung wird häufig auch in Datenblättern von SAR-ADCs aus verschiedenen Quellen gefunden. Die Ausführungsformen der vorliegenden Offenbarung können jedoch eine Gleichtaktfähigkeit im gesamten Versorgungsspannungsbereich erreichen, was dem ADC einen signifikanten Mehrwert verleiht.
Unter Bezugnahme auf 2 ist ein schematisches Diagramm einer früheren Technologielösung zum Ermöglichen eines Gleichtaktbetriebs im gesamten Versorgungsspannungsbereich dargestellt. Während der MSB-Phase werden nun die Knoten vcp und vcn, wenn sie geöffnet werden, auf (vcm+vcmsamp-Vinp) bzw. (vcm+vcmsampvinn) verschoben, und wenn vcmsamp = vcmin, kann Gleichung (1) umgeschrieben werden in: $vcmcomp = (vcp + vcn) / 2 = vcm + vcmsamp - vcmin = vcm$
Dies bedeutet, dass der Komparator seine optimale Gleichtaktspannung unabhängig von der Eingangsgleichtaktspannung beibehält. Die Kosten sind jedoch erheblich, da separate Abtastkondensatoren und ein Schaltnetzwerk zum Abtasten der Eingangsgleichtaktspannung sowie ein Operationstranskonduktanzverstärker (OTA) 204 erforderlich sind, der Eingang und -Ausgang im gesamten Versorgungsspannungsbereich benötigt. Zusätzlich gibt es eine inhärente Einschränkung darin, dass vcmsamp zu Beginn der Abtastphase abgetastet wird, während vcp und vcn am Ende der Abtastphase getrennt werden. Daher führt jede Änderung von vcmin während der Abtastphasenzeit zu einem resultierenden Fehler in vcmsamp. Einige Lösungen verwenden möglicherweise einen verbesserte zeitkontinuierliche Eingangsgleichtaktverfolgung, um das letztere Problem zu beseitigen, aber es gibt dabei noch immer einen erheblichen Overhead für Schaltung und Flächenbedarf.
Unter Bezugnahme auf 3 sind schematische Diagramme der Gleichtaktverfolgung mit passivem Eingang in Rücksetz- und Abtastphasen gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung dargestellt. Die in 3 gezeigte Schaltung überwindet die Einschränkungen des Gleichtaktbereichs, ohne dass eine separate Schaltung für den gesamten Versorgungsspannungsbereich erforderlich ist (2). Dies wird erreicht, indem ein neuer Zyklus (Schritt) in den Abtastprozess eingeführt wird. Zunächst können die Knoten vcp und vcn der oberen Platten auf die feste Spannung vcm zurückgesetzt werden, 3(a). Dann kann im zweiten Schritt eine Abtastung durchgeführt werden, während vcp und vcn potentialfrei, aber kurzgeschlossen bleiben, 3 (b). Wodurch ein einzelner Knoten vx gebildet wird, der eine einfache kapazitive Spannungsteilung bereitstellt: $vcp = vcn = vx = vinn + (vinp - vinn) / 2 = (vinp + vinn) / 2 = vcmin$
Unter Bezugnahme auf 4 sind schematische Diagramme des Übergangs von der Abtastung zu MSB-Bestimmungsphasen mit passiver Eingangsgleichtaktverfolgung gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung dargestellt. Wenn die MSB-Phase auftritt, wird die Operation wie in 4 gezeigt ausgeführt, und daraus folgt, dass die Beziehung in Gleichung (3), dass vcmcomp = vcm, immer gilt. Darüber hinaus folgt die Spannung am Knoten vx während der gesamten Abtastphase vcmin, wobei die Begrenzung der Änderungsrate nur durch die RC-Zeitkonstante des Kurzschlussschalters und der Abtastkondensatoren begrenzt ist. Dies weist eine viel höhere Bandbreite auf als jede aktive OTA-basierte Folgeschaltung (2). Außerdem wird kein zusätzliches Rauschen durch einen zusätzlichen Verstärker (204) hinzugefügt, der zu den Knoten der oberen Platten treibt. 4 veranschaulicht den Übergang von der Abtastung zur MSB-Phase mit passiver Eingangsgleichtaktverfolgung.
Da aus dem SAR-Betriebsmodus bekannt ist, dass die Eingänge des Komparators 102, vcp und vcn, während der Umwandlung gegen vcm konvergieren, bedeutet dies, dass am Ende einer Umwandlung sowohl vcp als auch vcn ungefähr gleich vcm sind. Wenn also die in 3(a) gezeigte Rücksetzphase aktiv wird, ist kein starker Treiber erforderlich, um vx auf vcm zu regeln, da beide Knoten vcp und vcn bereits eine Spannung aufweisen, die innerhalb eines LSB-Fehlers im Wesentlichen gleich vcm ist.
Unter Bezugnahme auf 5 ist ein schematisches Diagramm einer Gleichtaktfolgeschaltung mit passivem Eingang gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung dargestellt. Der einzige zusätzliche Schritt, der benötigt wird, ist die Erzeugung eines zusätzlichen Rücksetzsignals vor dem Abtasten, wodurch die Knoten der oberen Platte auf vcm zurückgesetzt werden, bevor sie potentialfrei belassen bleiben. Somit kann eine analoge Hardware-Realisierung der Gleichtaktverfolgung mit passivem Eingang die in 5 gezeigten Schaltungen verwenden.
Unter Bezugnahme auf 6 ist ein schematisches Flussdiagramm der Gleichtaktverfolgung mit passivem Eingang gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung dargestellt. In Schritt 610 werden die oberen Platten auf vx zurückgesetzt. Dann wird in Schritt 612 eine Spannungsprobe abgetastet. In Schritt 614 wird eine SAR-Bitumwandlung durchgeführt. Schritt 616 bestimmt, ob die SAR-Bitumwandlung beendet ist. Wenn NEIN, Rückkehr zu Schritt 614. Wenn JA, Rückkehr zu Schritt 610. Somit erfordert die digitale Realisierung nur eine zusätzliche Rücksetzphase, ohne dass zusätzliche Hardware, z. B. Schalter, erforderlich ist.
Simulationen haben gezeigt, dass Ausführungsformen der vorliegenden Offenbarung selbst bei großen vcmin-Änderungen bei vielen MHz korrekt funktionieren und keine Leistungsminderung des ADC ergeben. Die vorgeschlagene Lösung stellt dem SAR-ADC ohne zusätzliche analoge Hardware eine zeitkontinuierliche Eingangsgleichtaktfähigkeit im gesamten Versorgungsspannungsbereich bereit, ohne praktische Bandbreitenbeschränkungen und erfordert nur einen zusätzlichen Taktzyklus pro Konvertierung, um das Zurücksetzen der oberen Platte durchzuführen. Diese Innovation gilt für alle SAR-ADCs, die den vcm-basierten Abtastansatz verwenden.
Viele SAR-ADCs verwenden einen kapazitiven DAC, der eine inhärente Track/Hold-Funktion bereitstellt. Kapazitive DACs verwenden das Prinzip der Ladungsumverteilung, um eine analoge Ausgangsspannung zu erzeugen. Da diese Arten von DACs in SAR-ADCs weit verbreitet sind, ist es vorteilhaft, ihre Funktionsweise zu erörtern. Ein kapazitiver DAC besteht aus einer Anordnung von N Kondensatoren mit binär gewichteten Werten plus einem „Dummy-LSB“-Kondensator. 7 bis 9 zeigen Beispiele für einen kapazitiven 3-Bit-DAC, der an einen Komparator angeschlossen ist. Das Beispiel verwendet ein einzelnes positives vrefp und gnd als Differenzialreferenzen. Dies bedeutet, dass die Referenz-Gleichtaktspannung gleich Vrefp/2 ist. Während der Erfassungsphase sind die gemeinsamen Anschlüsse des Arrays (die Anschlüsse, an denen sich alle positiven Eingangs- und negativen Eingangskondensatoren Verbindungen teilen) mit Vref/2 verbunden, und alle freien Anschlüsse sind mit dem Eingangssignal verbunden (analog in +/- oder Vinp/Vinn). Nach der Erfassung wird der gemeinsame Anschluss von Vref/2 getrennt und die freien Anschlüsse werden von Vinp/Vinn getrennt, wodurch effektiv eine Ladung eingeschlossen wird, die proportional zu den +/- Eingangsspannungen am Kondensatorarray ist. Die freien Anschlüsse aller Kondensatoren werden dann mit Vref/2 verbunden, wodurch die gemeinsamen Anschlüsse angesteuert werden.
Als erster Schritt im binären Suchalgorithmus wird die untere Platte des MSB-Kondensators von Masse getrennt und mit V_REF verbunden. Dies treibt den gemeinsamen Anschluss in positiver Richtung um einen Betrag von ½ V_REF. Daher ist V_COMMON = -V_IN + ½ × V_REF. Der Komparatorausgang ergibt eine logische 1, wenn V_COMMON <0 ist (d. h. V_IN > ½ × V_REF). Der Komparatorausgang liefert logisch 0, wenn V_IN < ½ × V_REF. Wenn der Komparatorausgang logisch 1 ist, bleibt die untere Platte des MSB-Kondensators mit V_REF verbunden. Andernfalls wird die untere Platte des MSB-Kondensators wieder mit Masse verbunden. Die unter Platte des nächst kleineren Kondensators wird dann an V_REF angeschlossen und die neue V_COMMON-Spannung mit Masse verglichen. Dies wird fortgesetzt, bis alle Bits bestimmt wurden. Im Allgemeinen ist V_COMMON = -V_IN + B_N-1 × V_REF/2 + B_N-2 × V_REF/4 + B_N-1 × ...+B0 × V_REF/2^N-1 (B Komparatorausgang/ADC-Ausgangsbits).
Unter Bezugnahme auf 7 sind schematische Diagramme eines SAR-ADC mit vcm-basierter Abtastung dargestellt, die die ersten beiden Schritte der sukzessiven Approximation gemäß den Lehren dieser Offenbarung zeigen. Nur die ersten beiden Schritte der sukzessiven Approximation sind in 7 gezeigt. Wie oben diskutiert, ist die Komparator-Gleichtaktspannung: $\begin{matrix} Vcmcomp = (Vx + Vy) / 2 \\ = (Vref - Vinp + Vref - Vinn) / 2 \\ = Vref - (Vinp + Vinn) / 2 \\ = Vref - Vcmin \end{matrix}$
Wenn Vcmin = Vref/2 ist, ist Vcmcomp auch Vref/2. Wenn vcmin jedoch in der Nähe von 0 oder Vref liegt, ist Vcmcomp weit von Vref/2 entfernt. Dies kann zu einer Leistungsminderung oder sogar zu einem Ausfall führen. Oft wird ein sicherer, eingeschränkter vcmin-Bereich spezifiziert. Wie oben diskutiert, kann dies durch erneutes Abtasten der Eingänge anstelle der festen Spannung Vref/2 gelöst werden. Die Gleichtaktspannung des Komparators kann wie folgt angegeben werden: $\begin{matrix} Vcmcomp = (Vx + Vy) / 2 \\ = (Vcmin + Vref/ 2 - Vinp + Vcmin + Vref/ 2 - Vinn) / 2 \\ = 2 * Vcmin/ 2 + Vref/ 2 - (Vinp + Vinn) / 2 \\ = Vref/ 2 \end{matrix}$
Der Eingangsgleichtakt wird abgebrochen. Der Komparator weist immer die gleiche Gleichtaktspannung auf und kann Vcmcomp auf Wunsch auf andere feste Spannungen als Vref/2 einstellen.
Unter Bezugnahme auf 8 sind schematische Diagramme eines SAR-ADC nach dem Stand der Technik mit vcm-basierter Abtastung dargestellt, die die ersten beiden Schritte der sukzessiven Approximation zeigen. Die in 8 gezeigte Schaltung tastet die Gleichtaktspannung ab und puffert während der Abtastung in die oberen Platten. Dies erfordert jedoch eine Schaltung zur Mittelung der Differenzeingänge, einen zusätzlichen Pufferverstärker 204 und Vcmin muss vor den Abtasteingängen abgetastet werden, so dass diese SAR-DAC-Lösung keine schnellen Änderungen von Vcmin verarbeiten kann.
Unter Bezugnahme auf Fog. 9 sind schematische Diagramme eines SAR-ADC mit vcm-basierter Abtastung dargestellt, die die ersten beiden Schritte der sukzessiven Approximation gemäß spezifischen beispielhaften Ausführungsformen dieser Offenbarung zeigen. Wenn die Knoten Vx und Vy potentialfrei sind, aber während der Abtastung kurzgeschlossen sind, ergibt die kapazitive Spannungsteilung, dass Vx = Vy = Vcmin. $\begin{matrix} vx = vy = vinn + (vinp - vinn) / 2 \\ = (vinp + vinn) / 2 = vcmin \end{matrix}$
Im Umwandlungsschritt (a) werden die oberen Kondensatorplatten auf Vref/2 zurückgesetzt. Im Umwandlungsschritt (b) wird eine Spannungsabtastung durchgeführt. Im Umwandlungsschritt (c) wird eine SAR-Bitumwandlung durchgeführt. In den Umwandlungsschritten (d) und (e) wird das Umwandlungsbit entweder als „1" oder als „0“ bestimmt. Wie oben erläutert, kann diese Lösung verhindern, dass Vx und Vy im Laufe der Zeit driften. Dementsprechend kann vor jedem Abtast- und Umwandlungsschritt ein zusätzlicher Taktzyklus hinzugefügt werden, um Vx und Vy auf eine feste Spannung zurückzusetzen.
Die vorliegende Offenbarung wurde in Bezug auf eine oder mehrere Ausführungsformen beschrieben, und es versteht sich, dass viele Äquivalente, Alternativen, Variationen und Modifikationen, abgesehen von den ausdrücklich angegebenen, möglich sind und im Rahmen der Offenbarung liegen. Während die vorliegende Offenbarung für verschiedene Modifikationen und alternative Formen zugänglich ist, wurden spezifische beispielhafte Ausführungsformen davon in den Zeichnungen gezeigt und werden hier im Detail beschrieben. Es versteht sich jedoch, dass die Beschreibung spezifischer beispielhafter Ausführungsformen hierin die Offenbarung nicht auf die hierin offenbarten besonderen Formen beschränken soll.

Claims

Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC), der aufweist: eine Steuerschaltung; eine Vielzahl von ersten Kondensatoren, wobei jeder Kondensator der ersten Kondensatoren eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit einem ersten Eingang eines Spannungskomparators (102) der Steuerschaltung koppelbar ist; eine Vielzahl von zweiten Kondensatoren, wobei jeder Kondensator der zweiten Kondensatoren eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit einem zweiten Eingang des Spannungskomparators (102) der Steuerschaltung koppelbar ist; wobei: entsprechende der ersten Kondensatoren und der zweiten Kondensatoren binär gewichtete Kondensatorpaare ausbilden; und die Steuerschaltung konfiguriert ist zum: Zurücksetzen der oberen Platten jedes der ersten Kondensatoren und der oberen Platten jedes der zweiten Kondensatoren auf eine Gleichtaktspannung (Vcm); Abtasten einer ersten Differenzspannung (Vinp) an den unteren Platten der ersten Kondensatoren und Abtasten einer zweiten Differenzspannung (Vinn) an den unteren Platten der zweiten Kondensatoren, während die oberen Platten der ersten Kondensatoren und der zweiten Kondensatoren im potentialfreien Zustand gekoppelt sind; und Durchführen einer sequentiellen SAR-Analog-Digital-Wandlung der ersten und zweiten Differenzspannungen (Vinp, Vinn).
SAR-ADC nach Anspruch 1, wobei der SAR-ADC ein SAR-ADC mit Differenzeingang ist.
SAR-ADC nach einem der Ansprüche 1 bis 2, wobei der SAR-ADC in einer integrierten Schaltungsvorrichtung hergestellt ist.
SAR-ADC nach Anspruch 3, wobei die integrierte Schaltungsvorrichtung ein Mikrocontroller ist.
SAR-ADC nach einem der Ansprüche 1 bis 4, der weiterhin aufweist: einen ersten Dummy-Kondensator parallel zu den ersten Kondensatoren, wobei der erste Dummy-Kondensator eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit dem ersten Eingang des Spannungskomparators (102) der Steuerschaltung koppelbar ist; und einen zweiten Dummy-Kondensator parallel zu den zweiten Kondensatoren, wobei der zweite Dummy-Kondensator eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit dem zweiten Eingang des Spannungskomparators (102) der Steuerschaltung koppelbar ist; wobei die Steuerschaltung weiterhin konfiguriert ist zum: Koppeln der oberen Platten eines ersten Teils der binär gewichteten Kondensatorpaare mit dem ersten Eingang des Spannungskomparators (102); Koppeln der oberen Platten eines zweiten Teils der binär gewichteten Kondensatorpaare mit einem zweiten Eingang des Spannungskomparators (102); Koppeln einer oberen Platte eines ersten Dummy-Kondensators mit dem ersten Eingang des Spannungskomparators (102) und Koppeln einer oberen Platte eines zweiten Dummy-Kondensators mit dem zweiten Eingang des Spannungskomparators (102); Koppeln einer vorherigen ersten Referenzspannung (V_refDACp) an untere Platten des ersten Teils der binär gewichteten Kondensatoren; Koppeln einer vorherigen zweiten Referenzspannung (V_refDACn) an unter Platten des zweiten Teils der binär gewichteten Kondensatoren; Koppeln einer dritten Referenzspannung (Vref/2) an die oberen Platten der binär gewichteten Kondensatoren und an die oberen und unteren Platten des ersten und zweiten Dummy-Kondensators; Entkoppeln der unteren Platten von binär gewichteten Kondensatoren von den vorherigen ersten und zweiten Referenzspannungen (V_refDACp, V_refDACn); Koppeln der unteren Platten des ersten Teils der binär gewichteten Kondensatoren und der unteren Platte des ersten Dummy-Kondensators mit einer positiven Eingangsspannung (Vinp); Koppeln der unteren Platten des zweiten Teils der binär gewichteten Kondensatoren und der untere Platte des zweiten Dummy-Kondensators mit einer negativen Eingangsspannung (Vinn); Koppeln der oberen Platten der binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren miteinander; Entkoppeln der oberen Platten des ersten Teils der binär gewichteten Kondensatoren und des ersten Dummy-Kondensators von den oberen Platten des zweiten Teils der binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; und Koppeln der unteren Platten der binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren mit der dritten Referenzspannung (Vref/2); wobei der Spannungskomparator (102) konfiguriert ist, um zu bestimmen, ob eine erste Spannung am ersten Eingang des Spannungskomparators (102) größer ist als eine zweite Spannung am zweiten Eingang des Spannungskomparators (102).
SAR-ADC nach Anspruch 5, wobei der Spannungskomparator (102) weiterhin konfiguriert ist, um: eine erste Logikpegelausgabe bereitzustellen, wenn die erste Spannung größer als die zweite Spannung ist, und eine zweite Logikpegelausgabe bereitzustellen, wenn die erste Spannung kleiner als die zweite Spannung ist.
SAR-ADC nach einem der Ansprüche 5 bis 6, wobei die Steuerschaltung weiterhin konfiguriert ist, um eine Sukzessiv-Approximations-Analog-Digital-Wandlung durchzuführen, bis die Umwandlung abgeschlossen ist.
SAR-ADC nach einem der Ansprüche 5 bis 7, wobei die vorherige erste Referenzspannung (V_refDACp) von einem ersten Digital-Analog-Wandler (DAC) herrührt und die vorherige zweite Referenzspannung (V_refDACn) von einem zweiten DAC herrührt.
SAR-ADC nach einem der Ansprüche 5 bis 8, wobei die vorherigen ersten und zweiten Referenzspannungen (V_refDACp, V_refDACn) einen Wert Vref aufweisen und die dritte Referenzspannung (Vref/2) einen Wert Vref/2 aufweist.
Verfahren zum Betrieb eines Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC) gemäß einem der vorhergehenden Ansprüche mit den schritten: Koppeln einer dritten Referenzspannung (Vref/2) an obere Platten einer Vielzahl von binär gewichteten Kondensatoren und obere und untere Platten erster und zweiter Dummy-Kondensatoren; Koppeln einer vorherigen ersten Referenzspannung (V_refDACp) an untere Platten eines ersten Teils der Vielzahl von binär gewichteten Kondensatoren; Koppeln einer vorherigen zweiten Referenzspannung (V_refDACn) an untere Platten eines zweiten Teils der Vielzahl von binär gewichteten Kondensatoren; Entkoppeln der unteren Platten der Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren von den jeweiligen ersten, zweiten und dritten Referenzspannungen (V_refDACp, V_refDACn, Vref/2); Zusammenkoppeln der unteren Platten der Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren; Koppeln einer positiven Eingangsspannung, Vinp, an die unteren Platten des ersten Teils der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators; Koppeln einer negativen Eingangsspannung, Vinn, an die unteren Platten des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; Entkoppeln der unteren Platten des ersten Teils der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators von den unteren Platten des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators; und Vergleichen einer Spannung Vx an den oberen Platten des ersten Teils der Vielzahl von binär gewichteten Kondensatoren und des ersten Dummy-Kondensators mit einer Spannung Vy an den oberen Platten des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren und des zweiten Dummy-Kondensators.
Verfahren nach Anspruch 10, wobei, wenn die Spannung Vx größer als die Spannung Vy ist, dann: eine vierte Spannung an die untere Platte des das höchstwertige Bit (MSB) repräsentierenden des ersten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln; eine fünfte Spannung an die untere Platte des das MSB repräsentierenden des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln; und die dritte Spannung mit den unteren Platten der verbleibenden Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren zu koppeln.
Verfahren nach einem der Ansprüche 10 bis 11, wobei, wenn die Spannung Vx kleiner als die Spannung Vy ist, dann: die fünfte Spannung an die untere Platte des das MSB repräsentierenden des ersten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln; die vierte Spannung mit der unteren Platte des das MSB repräsentierenden des zweiten Teils der Vielzahl von binär gewichteten Kondensatoren zu koppeln; und die dritte Spannung an die unteren Platten der verbleibenden Vielzahl von binär gewichteten Kondensatoren und der ersten und zweiten Dummy-Kondensatoren zu koppeln.
Verfahren nach einem der Ansprüche 10 bis 12, wobei eine Analog-Digital-Wandlung mit sukzessiver Approximation fortgesetzt wird, bis die Umwandlung abgeschlossen ist.
Verfahren nach einem der Ansprüche 10 bis 13, wobei die erste vorherige Referenzspannung (V_refDACp) von einem ersten Digital-Analog-Wandler herrührt; die zweite vorherige Referenzspannung (V_refDACn) von einem zweiten Digital-Analog-Wandler herrührt; die dritte Referenzspannung (Vref/2) einen Wert Vref/2 aufweist; die vierte Referenzspannung Null Volt ist; und die fünfte Referenzspannung einen Wert Vref aufweist.
Verfahren nach einem der Ansprüche 10 bis 14, wobei der SAR-ADC ein SAR-ADC mit Differenzeingang ist.
Verfahren nach einem der Ansprüche 10 bis 15, wobei der SAR-ADC in einer integrierten Schaltungsvorrichtung hergestellt ist.
Verfahren nach Anspruch 16, wobei die integrierte Schaltungsvorrichtung ein Mikrocontroller ist.
Verfahren zum Betrieb eines Successive-Approximation-Register- (SAR-) Analog-Digital-Wandler (ADC), welcher aufweist: eine Steuerschaltung, eine Vielzahl von ersten Kondensatoren, wobei jeder Kondensator der ersten Kondensatoren eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit einem ersten Eingang eines Spannungskomparators (102) der Steuerschaltung koppelbar ist, und eine Vielzahl von zweiten Kondensatoren, wobei jeder Kondensator der zweiten Kondensatoren eine obere Platte und eine untere Platte aufweist, wobei die obere Platte mit einem zweiten Eingang des Spannungskomparators (102) der Steuerschaltung koppelbar ist, wobei das Verfahren die folgenden Schritte aufweist: Zurücksetzen der oberen Platten jedes der ersten Kondensatoren und der oberen Platten jedes der zweiten Kondensatoren auf eine Gleichtaktspannung (Vcm); Abtasten einer ersten Differenzspannung (Vinp) an den unteren Platten der ersten Kondensatoren und Abtasten einer zweiten Differenzspannung (Vinn) an den unteren Platten der zweiten Kondensatoren, während die oberen Platten der ersten Kondensatoren und der zweiten Kondensatoren im potentialfreien Zustand gekoppelt sind; und Durchführen einer sequentiellen SAR-Analog-Digital-Wandlung der ersten und zweiten Differenzspannungen (Vinp, Vinn).