DE102006042003A1

DE102006042003A1 - Pipeline-A/D-Wandler mit digitaler Fehlerkorrektur mit minimalen Overhead

Info

Publication number: DE102006042003A1
Application number: DE102006042003A
Authority: DE
Inventors: Chia-Liang Union City Lin
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2005-09-08
Filing date: 2006-09-07
Publication date: 2007-04-26
Also published as: GB2430091B; CN1929312A; TW200711322A; US20070052573A1; US7280064B2; TWI329998B; GB0617652D0; GB2430091A; CN100533985C

Abstract

Der hardwaremäßig wirksamste Weg, N-stufige Pipeline-ADC zu realisieren, ist es, (G+1)-Niveau-ADC-DAC für seine ersten (N-1) Stufen zu verwenden, und (2ÈG-1)-Niveau-ADC für die letzte Stufe zu verwenden, wobei G die Zwischenstufen-Verstärkung ist. Für die ersten (N-1) Stufen, die (G+1)-Niveau-ADC-DAC verwenden, sind die (G+1) Niveaus gleichmäßig zwischen -(G-1)/G und (G-1)/G einschließlich verteilt. Der Abstand zwischen zwei benachbarten Niveaus ist 2(G-1)/G·2·. Für die letzte Stufe, die (2ÈG-1)-Niveau-ADC verwendet, sind die (2ÈG-1)-Niveaus gleichmäßig zwischen -(G-1)/G und (G-1)/G einschließlich verteilt. Der Abstand zwischen zwei benachbarten Niveaus beträgt 1/G.

Description

HINTERGRUND DER ERFINDUNG
Anwendungsgebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf Pipeline-ADC (Analog-Digital-Wandler), insbesondere auf einen Pipeline-ADC, der minimalen Overhead zur digitalen Korrektur der Fehler in seinen internen Komparatoren verwendet.

Pipeline-ADCs sind dem Stand der Technik wohl bekannt. 1 beschreibt einen typischen N-stufigen Pipeline-ADC 1000, der einen Abtast-und-Halte-Verstärker SHA 100, N Pipeline-Stufen 200_1, 200_2, 200_3 und so weiter und eine Ausgabe-Codiereinrichtung 300 umfasst. SHA 100 wandelt die zeitlich kontinuierliche Eingangspannung x(t) in einen zeitlich diskreten Analog-Abtastwert x₀(n) um, der der Wert der Eingangspannung x(t) zu dem Zeitpunkt von nT ist, wobei T die Periodendauer des Abtasttaktes und n ein Zeitindex ist. Die erste Stufe 200_1 empfängt den analogen Abtastwert x₀(n) und erzeugt zwei Ausgaben: eine digitale Ausgabe y₁[n], die eine grobe digitale Abbildung von x₀(n – 1) (die die analoge Abtastung des vorhergehenden Zeitschrittes ist) ist, und eine analoge Ausgabe x₁[n], die den Restfehler der groben Quantisierung darstellt. Der Restfehler wird an seine nächste Stufe (zweite Stufe 200_2) zur weiteren Bearbeitung weitergegeben. Auf diese Weise empfängt jede Pipeline-Stufe, die Stufe k, einen analogen Abtastwert von ihrer vorhergehenden Stufe, der Stufe (k – 1), (mit Ausnahme der ersten Stufe, die keine vorhergehende Stufe aufweist, aber den analogen Abtastwert von SHA 100 erhält), erzeugt eine digitale Ausgabe, die eine grobe Quantisierung ihrer Eingabe des vorhergehenden Zeitschrittes ist, und gibt eine analoge Ausgabe, die den Restfehler der Quantisierung darstellte, an ihre nachfolgende Stufe, die Stufe (k + 1). Für die letzte Stufe (N^te Stufe 200_N) gibt es keine nachfolgende Stufe, und daher muss sie den Restfehler nicht erzeugen. Die digitalen Ausgaben all dieser Pipeline-Stufen werden an eine Ausgabe-Codiereinrichtung 300 weitergegeben, die sie in eine einzige Ausgabesequenz y[n] kodiert, welche das Endergebnis der Analog-zu-Digital-Wandlung für die analoge Eingangspannung x(t) ist.

2 beschreibt eine typische Pipeline-Stufe 200_k (k = 1, 2 und so weiter). In Übereinstimmung mit dem Takt CLK wird der analoge Eingabe-Abtastwert x_k-1[n] abgetastet und von S/H 230 gehalten. Auch wird der analoge Eingabe-Abtastwert x_k-1[n] durch einen G_k-Niveau-ADC (Analog-Digital-Wandler) 210_k in eine digitale Ausgabe y_k[n + 1] umgewandelt. (Der Zeitindex n wird um 1 erhöht, um eine Ein-Takt-Latenzzeit zwischen Eingabe und Ausgabe wieder zu spiegeln). Der Skalenendwertbereich der Eingangspannung soll von –VREF bis VREF reichen. Ohne Verlust von Allgemeingültigkeit können die ADC-Niveaus so normalisiert werden, dass eine digitale Ausgabe "1" der Skalenendwert-Spannung VREF entsprechen würde. An der Taktflanke bestimmt ADC 210_k, wenn S/H 230 die Eingabe verriegelt, welches seiner G_k Niveaus der Eingabe am nächsten ist. Das ADC-Niveau, das der Eingabe x_k-1[n] am nächsten ist, bezeichnet als y_k[n + 1], ist die digitale Ausgabe dieser Stufe des nächsten Zeitindexes. Die digitale Ausgabe wird weitergegeben an einen G_k-Niveau-DAC (Digital-Analog-Wandler) 220_k, der die digitale Ausgabe in analoge Spannung umwandelt, was zu einer groben Abbildung der analogen Eingabe x_k-1[n] führt. Die grobe Abbildung von DAC 220_k wird von dem analogen Eingabe-Abtastwert x_k-1[n] über einen Summierer 240 subtrahiert. Die Ausgabe des Summierers 240 stellt den Quantisierungsfehler aufgrund der Analog-zu-Digital-Umwandlung dar. Die G_k Niveaus des ADC 210_k (und auch des DAC 220_k) sind gleichmäßig zwischen –VREF·(G_k – 1)/G_k bis VREF·(G_k – 1)/G_k einschließlich verteilt, daher ist der Abstand zwischen zwei benachbarten Niveaus immer 2VREF/G_k. Als Ergebnis ist der Quantisierungsfehler immer zwischen –VREF/G_k und VREF/G_k. Ein Verstärkungsblock 250_k wird verwendet, um den Quantisierungsfehler um einen Faktor von G_k zu verstärken, um ihn auf den vollen Skalenendwertbereich von –VREF bis VREF zu erhöhen. Die resultierende Spannung, auf die als den "Restfehler" dieser Stufe Bezug genommen wird, wird an die nächste Stufe zur weiteren Bearbeitung weitergegeben. Der Verstärkungsblock 250_k stellt die so genannte "Zwischenstufen-Verstärkung" zur Verfügung, so dass der Skalenendwertbereich jeder Stufe derselbe bleibt. Für die letzte Stufe (N^te Stufe 200_N) gibt es einen ADC 210_N zum Erzeugen einer digitalen Ausgabe; es besteht keine Notwendigkeit, S/H 230, DAC 220_N, Summierer 240 und Verstärkungsblock 250_N aufzuweisen, da es keine nachfolgende Stufe gibt.

3 beschreibt eine typische Ausgabe-Codiereinrichtung 300. Sie empfängt digitale Ausgaben von allen N Pipeline-Stufen, das heißt y_k[n] für k = 1 bis N. das Endergebnis y[n] wird erhalten durch Aufsummierung der digitalen Ausgaben aller N Pipeline-Stufen. Um jedoch die inhärenten Pipeline-Verzögerungen, die mit den Pipeline-Stufen verbunden sind, zu berücksichtigen, wird eine Folge von Einheitszyklus-Verzögerungen 320_2, 320_3 und so weiter benötigt, wenn die digitalen Ausgaben von allen N Stufen aufsummiert werden. Um die verwendete "Zwischenstufen-Verstärkung" zu berücksichtigen, wird auch eine Folge von Verstärkungsblöcken 310_2, 310_3 und so weiter benötigt, um die digitalen Ausgaben von Stufen 2, 3 und so weiter einzustellen. Für Stufe 2 muss die Ausgabe um einen Faktor von 1/G₁ skaliert werden, um die durch die Stufe 1 zur Verfügung gestellte Zwischenstufen-Verstärkung auszugleichen. Für Stufe 3 muss die Ausgabe um einen Faktor von 1/(G₁G₂) skaliert werden, um die von Stufe 1 und Stufe 2 zur Verfügung gestellten Zwischenstufen-Verstärkungen auszugleichen. Für Stufe k muss die Ausgabe um einen Faktor von 1/(G₁G₂...G_k-1) skaliert werden, um die Zwischenstufen-Verstärkungen, die von allen ihren (k – 1) vorhergehenden Stufen zur Verfügung gestellt werden, auszugleichen. Mathematisch kann die Codiereinrichtungs-Ausgabe wie folgt geschrieben werden: y[n] = y1[n – (N – 1)] + 1/G1·y2[n – (N – 2)] + 1/(G1G2)·y3[n – (N – 3)] + ... + 1/(G1G2...GN-2)·yN-1[n – 1] + 1/(G1G2...GN-1)·yN[n]

Der oben aufgeführte Pipeline-ADC des Standes der Technik ist aufgrund der Offsets in seinen internen Komparatoren anfällig für den Fehler vom G_k-Niveau-ADC 210_k der 2. Um dieses Problem darzustellen, kann man zum Beispiel den 2-Niveau-(1-Bit)-ADC ansehen. Ein 1-Bit-ADC hat zwei Niveaus: 1/2 und –1/2 (wieder wird der volle-Spannung-VREF auf 1 normalisiert). Er verwendet einen Komparator, um die Eingabe mit Null zu vergleichen. Wenn die Eingabe größer als oder gleich Null ist, bestimmt der ADC, dass das Niveau "1/2" die Eingabe am besten abbildet. Andernfalls bestimmt er, dass das Niveau "–1/2" die Eingabe am besten abbildet.

Mathematisch kann das Verhalten einer 1-Bit-Pipeline-Stufe 200_k wie folgt beschrieben werden:

4 beschreibt die idealen Eingabe-Ausgabe-Übertragungskennwerte der Pipeline-Stufe 200_k aus 2, die einen 2-Niveau-ADC-DAC mit Zwischenstufen-Verstärkung von Zwei (d.h. G_k = 2) verwendet. Wenn die Eingabe x_k-1[n] positiv oder Null ist, ist die digitale Ausgabe 1/2 und die analoge Ausgabe ist 2·x_k-1[n] – VREF; wenn die Eingabe x_k-1[n] negativ ist, dann ist die digitale Ausgabe –1/2 und die analoge Ausgabe ist 2·x_k-1[n] + VREF. Der Komparator innerhalb eines praktischen ADC 210_k in der Pipeline-Stufe 200_k der 2 kann jedoch wahrscheinlich einen Offset aufweisen, sodass er eine falsche Erfassung durchführen kann. Wenn es zum Beispiel einen Offset von VREF/8 in dem Komparator gibt, wird die digitale Ausgabe nur dann 1/2 sein, wenn die Eingabe größer als oder gleich VREF/8 ist. Die Eingabe-Ausgabe-Übertragungskennwerte für diesen speziellen Fall sind in 5 beschrieben. Für eine Eingabe zwischen 0 und VREF/8 wird die Ausgabe den Skalenendwert ihrer nächsten Stufe übersteigen, was zu signifikantem Fehler führt. Daher muss der Komparator sehr genau sein. Gewöhnlich muss der Offset des Komparators kleiner sein als der LSB (Bit mit dem niedrigsten Stellenwert/last significant bit) des gesamten ADC. Diese Anforderung ist normalerweise sehr schwer zu erfüllen. Um dieses Problem zu lösen, verwenden Pipeline-ADC des Standes der Technik gewöhnlich eine 3-Niveau-(1,5 Bit)-Pipeline-Stufe. Eine 1,5-Bit-Stufe unterscheidet sich dadurch von einer 1-Bit-Stufe, dass sie ein zusätzliches Niveau verwendet, das eine kleine Eingabe am besten darstellt. So fügt zum Beispiel eine 1,5-Bit-Stufe, neben den beiden Entscheidungen "1/2" und "–1/2", ein drittes Niveau "0" hinzu, wenn die Eingabe zwischen –VREF/4 und VREF/4 ist. Mathematisch hat man

Die ideale Übertragungsfunktion einer 1,5-Bit-Pipeline-Stufe ist in 6 beschrieben. Anders als die 1-Bit-Pipeline-Stufe, kann die 1,5-Bit-Pipeline-Stufe einen großen Offset in ihren internen Komparatoren tolerieren. Die Eingabe-Ausgabe-Übertragungskennwerte einer 1,5-Bit-Pipeline-Stufe mit einem Komparator-Offset von VREF/8 ist in 7 beschrieben. Aufgrund der zusätzlichen "0"-Entscheidung wird die Ausgabe nicht den Skalenendwert ihrer nächsten Stufe überschreiten, selbst wenn der ADC eine falsche Entscheidung trifft. Obwohl der ADC aufgrund des Komparator-Offsets falsche Entscheidungen trifft, wird der Fehler aufgrund der falschen Entscheidung als Teil des Restfehlers dieser Pipeline-Stufe absorbiert. Wenn die nächste Stufe den Restfehler zur weiteren Bearbeitung nimmt, wird der durch die falsche Entscheidung in der vorhergehenden Stufe verursachte Fehler korrigiert, da der Fehler als Teil ihrer Eingabe absorbiert worden ist. Zum Beispiel können die ersten beiden Stufen betrachtet werden. Die analoge Eingabe soll 5/16·VREF sein. Wenn es keinen Komparator-Offset gibt, erzeugt die erste Stufe eine digitale Ausgabe 1/2 und einen Restfehler –3/8·VREF. Die zweite Stufe nimmt den Restfehler von der ersten Stufe und erzeugt eine digitale Ausgabe –1/2 und einen Restfehler 1/4·VREF. Die Ausgabe-Codiereinrichtung wird dann die folgende Abbildung für die Eingabe 5/16·VREF aufweisen: (1/2) + 2–1·(–1/2) = 1/2 – 1/4 = 1/4

Auf der anderen Seite erzeugt die erste Stufe, wenn die erste Stufe einen Komparator-Offset von VREF/8 aufweist, während die zweite Stufe es nicht tut, eine falsche digitale Ausgabe 0 und einen Restfehler 5/8·VREF. Die zweite Stufe nimmt den Restfehler von der ersten Stufe und erzeugt eine digitale Ausgabe 1/2 und einen Restfehler 1/4·VREF. Die Ausgabe-Codiereinrichtung hat dann die folgende Abbildung für die Eingabe 5/16·VREF: 0 + 2–1·(1/2) = 0 + 1/4 = 1/4

Es ist klar, dass der Fehler in der ersten Stufe (eine falsche Entscheidung von "0") durch die zweite Stufe korrigiert wird (eine zusätzliche Restspannung von 5/8·VREF – (–3/8·VREF) = VREF). Das liegt daran, dass der durch die falsche Entscheidung von der ersten Stufe verursachte Fehler als Teil des Restfehlers absorbiert worden ist und an die zweite Stufe weitergegeben worden ist. Ähnlich kann er, wenn es in der zweiten Stufe einen Komparator-Fehler gibt, durch die dritte Stufe korrigiert werden. Auf diese Weise kann der Komparator-Fehler jeder interessierenden Stufe durch seine nachfolgende Stufe korrigiert werden. Auf diese Technik wird gewöhnlich als "digitale Fehlerkorrektur" für Komparator-Fehler Bezug genommen.

Eine 1,5-Bit-Pipeline-Architektur erleichtert die Anforderung an die Genauigkeit des internen ADC einer Pipeline-Stufe stark, und ist daher eine sehr weit verbreitete Architektur. Es ist zu bemerken, dass der maximale Komparator-Offset, den eine 1,5-Bit-Stufe tolerieren kann, VREF/4 ist. Wenn der Komparator-Offset über VREF/4 ist, kann der Restfehler immer noch den Skalenendwertbereich (von –VREF bis VREF) überschreiten, und so über das hinausgehen, was durch die nächste Stufe korrigiert werden kann. Jedoch ist der Overhead zum Ermöglichen einer solchen Erleichterung recht hoch. Eine 1-Bit-Pipeline-Stufe benötigt nur einen Komparator, während eine 1,5-Bit-Pipeline-Stufe zwei Komparatoren benötigt: einer vergleicht die Eingabe mit VREF/4, der andere mit –VREF/4. Der Overhead für die Anzahl von Komparatoren ist 100%. Auch benötigt eine 1-Bit-Pipeline-Stufe nur einen Zwei-Niveau-DAC, während eine 1,5-Bits-Pipeline-Stufe einen Drei-Niveau-DAC benötigt. Der Overhead für DAC-Niveaus ist 50%. Wie später in dieser Offenbarung offensichtlich wird, ist das dennoch das Beste, was für eine Pipeline-Stufe mit Zwischenstufen-Verstärkung von 2 (d.h. G_k = 2) getan werden kann. Für eine Zwischenstufe, die höher als 2 ist, kann jedoch sicherlich Besseres getan werden.

Obwohl theoretisch die Zwischenstufen-Verstärkung G_k eine ganze Zahl sein kann, die größer als 1 ist, werden in der Praxis ausschließlich Potenzen von Zwei (d.h. 2, 4, 8, 16 und so weiter) für einfachere Signalbearbeitung in der Ausgabe-Codiereinrichtung verwendet. Die Hochniveau-Architektur des N-stufigen Pipeline-ADC mit digitaler Fehlerkorrektur des Standes der Technik ist die gleiche, wie die ohne digitale Fehlerkorrektur, wie in 1 beschrieben, mit Ausnahme des folgenden. Ohne digitale Fehlerkorrektur werden die Pipeline-Stufen 200_1, 200_2 und so weiter aus 1 unter Verwendung der in 2 beschriebenen Architektur 200_k realisiert; mit digitaler Fehlerkorrektur müssen diese Pipeline-Stufen jeweils durch die Pipeline-Stufen 200A_1, 200A_2 und so weiter ersetzt werden, die unter Verwendung der Architektur 200A_k, wie in 8 beschrieben, realisiert werden. Die in 8 beschriebene Architektur 200A_k verwendet (2·G_k – 1)-Niveau-ADC 210A_k und DAC 220A_k, während die in 2 beschriebene Architektur 200_k G_k-Niveau-ADC 210_k und DAC 220_k verwendet. Digitale Fehlerkorrektur wird realisiert, indem einfach der G_k-Niveau-ADC-DAC auf (2·G_k – 1)-Niveau-ADC-DAC geändert wird.

In dem Modell der digitalen Fehlerkorrektur nach dem Stand der Technik sind die (2·G_k – 1)-Niveaus (normalisiert mit der Skalenendwert-Spannung VREF) für ADC-DAC: –(Gk – 1)/Gk, –(Gk – 2)/Gk, –(Gk – 3)/Gk, ..., –2/Gk, –1/Gk, 0, 1/Gk, 2/Gk, ..., (Gk – 3)/Gk, (Gk – 2)/Gk, (Gk – 1)/Gk

Für Zwischenstufen-Verstärkung von 4 hat Paul C. Yu 7-Niveau-Stufen mit Zwischenstufen-Verstärkung von 4 in seinem Artikel "Ein 14b 40MAbtastungen/s Pipelined RDC mit DFCA" verwendet, und die 7 Niveaus sind:
–3/4, –1/2, –1/4, 0, 1/4, 1/2, 3/4

Damit ist der Overhead für ADC-DAC-Niveaus (7 – 4)/4 = 75%.

Für Zwischenstufen-Verstärkung von 8 hat Sang-Min Yoo et al. 15-Niveau-Stufen mit Zwischenstufen-Verstärkung von 8 in seinem Artikel "Ein 2.5-V 10-b 120-MAbtastungen/s CMOS Pipelined ADC basierend auf Merged-Capacitor Switching" verwendet, und die 15 Niveaus sind:
–7/8, –3/4, –5/8, –1/2, –3/8, –1/4, –1/8, 0, 1/8, 1/4, 3/8, 1/2, 5/8, 3/4, 7/8

Damit ist der Overhead für ADC-DAC-Niveaus (15 – 8)/8 = 87,5%.

Wie später in dieser Offenbarung gezeigt wird, kann man sicherlich wesentlich geringeren Overhead bei der Realisierung digitaler Fehlerkorrektur für diese beiden Fälle haben.

Was benötigt wird, ist ein Pipeline-ADC, der eine digitale Fehlerkorrektur mit minimalem Overhead für zusätzliche Hardware verwendet.

ZUSAMMENFASSUNG DER ERFINDUNG

In einem Ausführungsbeispiel wird ein Pipeline-Analog-zu-Digital-Wandler offenbart, wobei der Wandler umfasst: eine Folge von Pipeline-Stufen, wobei jede solche Stufe, wobei die Stufe k eine analoge Eingabe erhält, eine Analog-zu-Digital-Wandlung an der analogen Eingabe durchführt, um eine digitale Ausgabe zu erzeugen, ein Rest-Analog-Signal erzeugt, und das Rest-Analog-Signal an seine Nachfolge-Stufe in der Folge, die Stufe (k + 1), als die analoge Eingabe für die nachfolgende Stufe weitergibt, wobei in mindestens einer der Stufen die Erzeugung des Rest-Analog-Signals die Verwendung eines Verstärkers mit einer Verstärkung G umfasst, wobei G eine ganze Zahl größer als Zwei ist, und die digitale Ausgabe Digitaldaten von einem (G + 1)-Niveau sind.

In einem Ausführungsbeispiel wird ein Verfahren zur Durchführung von Analog-zu-Digital-Wandlung offenbart, wobei das Verfahren umfasst: Durchführen von Analog-zu-Digital-Wandlung unter Verwendung einer Folge von Pipeline-Stufen, wobei jede solche Stufe, wobei die Stufe k eine analoge Eingabe empfängt, eine Analog-zu-Digital-Wandlung an der analogen Eingabe durchführt, um eine digitale Ausgabe zu erzeugen, ein Rest-Analog-Signal erzeugt und das Rest-Analog-Signal an seine Nachfolge-Stufe in der Folge, die Stufe (k + 1), als die analoge Eingabe für die nachfolgende Stufe weitergibt, wobei in mindestens einer der Stufen die Erzeugung des Rest-Analog-Signals die Verwendung eines Verstärkers mit einer Verstärkung G umfasst, wobei G eine ganze Zahl größer als 2 ist, und die digitale Ausgabe Digitaldaten eines (G + 1)-Niveaus sind.

BESCHREIBUNG DER ZEICHNUNGEN
Der erfinderische Gegenstand ist in der Spezifikation besonders dargelegt und eindeutig beansprucht. Die Erfindung kann, was die Vorrichtung und das Verfahren der Ausführung angeht, zusammen mit Merkmalen und Vorteilen davon, am besten durch Bezug auf die folgende detaillierte Beschreibung mit den begleitenden Zeichnungen verstanden werden, in denen:
1 ein Blockdiagram eines Pipeline-Analog-zu-Digital-Wandlers des Standes der Technik beschreibt.
2 ein Blockdiagram einer Pipeline-Stufe innerhalb eines Pipeline-Analog-zu-Digital-Wandlers des Standes der Technik beschreibt.
3 ein Blockdiagram einer Ausgabe-Codiereinrichtung innerhalb eines Pipeline-Analog-zu-Digital-Wandlers des Standes der Technik beschreibt.
4 eine ideale Eingabe-Ausgabe-Übertragungsbeziehung einer 1-Bit-Pipeline-Stufe des Standes der Technik beschreibt.
5 eine praktische Eingabe-Ausgabe-Übertragungsbeziehung einer 1-Bit-Pipeline-Stufe des Standes der Technik beschreibt.
6 eine ideale Eingabe-Ausgabe-Übertragungsbeziehung einer 1,5-Bit-Pipeline-Stufe des Standes der Technik beschreibt.
7 eine praktische Eingabe-Ausgabe-Übertragungsbeziehung einer 1,5-Bit-Pipeline-Stufe des Standes der Technik beschreibt.
8 eine Pipeline-Stufe mit digitaler Fehlerkorrektur des Standes der Technik beschreibt.
9 einen N-stufigen Pipeline-ADC in Übereinstimmung mit der vorliegenden Erfindung beschreibt.
10 eine Minimum-Overhead-Pipeline-Stufe in Übereinstimmung mit der vorliegenden Erfindung beschreibt.
11 eine ideale Eingabe-Ausgabe-Übertragungsbeziehung der Minimum-Overhead-Pipeline-Stufe in Übereinstimmung mit der vorliegenden Erfindung beschreibt.
12 ein beispielhaftes Ausführungsbeispiel einer Minimum-Overhead-5-Niveau-Pipeline-Stufe für Zwischenstufen-Verstärkung von 4 in der Abtastphase beschreibt.
13 ein beispielhaftes Ausführungsbeispiel einer Minimum-Overhead-5-Niveau-Pipeline-Stufe für Zwischenstufen-Verstärkung von 4 in der Haltephase beschreibt.
BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf einen Pipeline-ADC, der digitale Fehlerkorrektur mit minimalem Overhead verwendet. Während die Spezifikation mehrere beispielhafte Ausführungsbeispiele der Erfindung beschreibt, die als beste Ausführungsweisen der Erfindung betrachtet werden, sollte es verstanden werden, dass die Erfindung auf mehreren Wegen realisiert werden kann, und nicht auf die weiter unten beschriebenen speziellen Beispiele oder auf die spezielle Weise, in der jedes Merkmal eines solchen Beispiels realisiert ist, beschränkt ist.
In Übereinstimmung mit der vorliegenden Erfindung ist die effizienteste Architektur zur Realisierung digitaler Fehlerkorrektur für eine Pipeline-Stufe mit Zwischenstufen-Verstärkung von G_k die Verwendung von (G_k + 1)-Niveau-ADC-DAC. Dies ist eine signifikante Verbesserung gegenüber dem Stand der Technik, der (2·G_k – 1)-Niveau-ADC-DAC verwendet insbesondere wenn die Zwischenstufen-Verstärkung groß ist.
Die Spitzenniveau-Architektur des N-stufigen Pipeline-ADC in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung ist in 9 beschrieben, die dieselbe ist wie die in 1 beschriebene, mit der Ausnahme, dass (1) die ersten (N – 1) Pipeline-Stufen 200_1, 200_2 und so weiter jeweils durch die Pipeline-Stufen 200B_1, 200B_2 und so weiter ersetzt sind, und dass (2) die letzte Pipeline-Stufe (N^te Stufe) 200_N durch eine Pipeline-Stufe 200A_N ersetzt ist. In einem Ausführungsbeispiel der vorliegenden Erfindung muss mindestens eine der ersten (N – 1) Pipeline-Stufen 200B_1, 200B_2 und so weiter die Architektur mit minimalem Overhead verwenden. Diese Erfindung schließt nicht die Verwendung der Architektur mit höherem Overhead des Standes der Technik für einige der ersten (N – 1) Pipeline-Stufen aus, aber es ist sehr offensichtlich, dass es sehr vorteilhaft ist, die Architektur mit minimalem Overhead für alle ersten (N – 1) Stufen zu verwenden. Die letzte Stufe 200A_N umfasst einen (2·G_N – 1)-Niveau-ADC. In einem bevorzugten Ausführungsbeispiel ist G_N dieselbe wie G_N-1, die Zwischenstufen-Verstärkung der Stufe (N – 1). In einem alternativen Ausführungsbeispiel ist G_N eine Potenz von Zwei höher als G_N-1.
Ein typisches Ausführungsbeispiel der Pipeline-Stufe 200B_k (für k = 1 bis N – 1) mit minimalem Overhead ist im 10 beschrieben. Es ist dasselbe wie die Architektur des Standes der Technik ohne digitale Fehlerkorrektur, wie in 2 gezeigt, mit der Ausnahme, dass es (G_k + 1)-Niveau-ADC 210B und DAC 220B verwendet, im Gegensatz zum G_k-Niveau-ADC 210 und DAC 220 in dem Fall ohne digitale Fehlerkorrektur.
Ohne Verlust an Allgemeingültigkeit, können die ADC-DAC-Niveaus mit der Skalenendwert-Spannung VREF normalisiert werden. Die (G_k + 1)-Niveaus sind dann gleichmäßig zwischen –(G_k – 1)/G_k und (G_k – 1)/G_k inklusive verteilt. Der Abstand zwischen zwei benachbarten Niveaus ist immer 2(G_k – 1)/G_k ². Um spezifisch zu sein, werden die (G_k + 1) Niveaus wie folgt verzeichnet: ± (Gk – 1)/Gk, ± (Gk – 1)(Gk – 2)/G2k , ± (Gk – 1)(Gk – 4)/G2k , ..., ± (Gk – 1)(Gk – 2Pk)/G2k ,wobei P_k = floor (G_k/2).
Die idealen Eingabe-Ausgabe-Übertragungskennwerte der Pipeline-Stufe 200A der Zwischenstufen-Verstärkung G mit minimalem Overhead sind in 11 beschrieben.
Ähnlich der 1,5-Bit-Architektur wird der durch den Komparator-Offset verursachte ADC-Fehler der Pipeline-Stufe 200B_k als Teil des Restfehlers absorbiert, und kann dadurch durch die nachfolgende Stufe korrigiert werden. Der maximale Komparator-Offset, den die Pipeline-Stufe 200B_k mit minimalem Overhead der Zwischenstufen-Verstärkung G_k tolerieren kann, ist VREF/G_k ². Wenn der Komparator-Offset über VREF/G_k ² ist, kann der Restfehler den Skalenendwertbereich (von –VREF bis VREF) übersteigen und somit über das hinausgehen, was durch die nächste Stufe korrigiert werden kann.
Die vorliegende Erfindung erlaubt signifikante Reduktion von Hardwarekosten. Im Gegensatz zum Stand der Technik, der zum Beispiel 7 Niveaus verwendet, werden hier nur die folgenden 5 Niveaus für ADC-DAC benötigt, wenn die Zwischenstufen-Verstärkung 4 ist:
–3/4, –3/8, 0, 3/8, 3/4
Im Gegensatz zum Stand der Technik, der, als ein anderes Beispiel, 15 Niveaus verwendet, werden hier die folgenden 9 Niveaus für ADC-DAC benötigt, wenn die Zwischenstufen-Verstärkung 8 ist:
–7/8, –21/32, –7/16, –7/32, 0, 7/32, 7/16, 21/32, 7/8.
Es ist jedoch zu beachten, dass die Architektur mit minimalem Overhead nur auf die ersten (N – 1) Stufen angewandt werden kann. Für die letzte Stufe (N^te Stufe) muss immer noch der Ansatz des Standes der Technik verwendet werden, der (2·G_N – 1)-Niveau-ADC verwendet. Von der Ausgabe-Codiereinrichtung 300, die in 3 beschrieben ist, ist es klar, dass der LSB (Bit mit dem niedrigsten Stellenwert) des Gesamt-ADC, d.h. die Granularität, die er auflösen kann, bestimmt ist durch den Quantisierungsschritt der letzten Stufe, geteilt durch die kaskadenförmig gebildeten Zwischenstufen-Verstärkungen von all seinen vorhergehenden Stufen. Mathematisch ist der LSB des Gesamt-Pipeline-ADC: LSB = Δ/(G1G2G3...GN-1),wobei Δ der Quantisierungsschritt der letzten Stufe ist. Damit die vorliegende Erfindung denselben Gesamt-LSB erzielt, muss für die letzte Stufe derselbe Quantisierungsschritt verwendet werden. Daher ist für die letzte Stufe der (2·G_N – 1)-Niveau ADC zu verwenden. Der Quantisierungsschritt ist dann 1/G_N. Der LSB ist dann LSB = 1/(G1G2G3..GN – 1GN)für sowohl diese vorliegende Erfindung als auch für den Stand der Technik.
Auf diese Weise erzielt die vorliegende Erfindung dieselbe Gesamtauflösung, wobei sie jedoch wesentlich weniger ADC-DAC-Niveaus für die ersten (N – 1) Stufen verwendet.
Um diesen Punkt darzustellen, kann man eine 4-stufige Pipeline mit G = 4 für alle Stufen als ein Beispiel verwenden. Der LSB ist 1/4⁴ = 1/256. Wenn die Eingabe, angenommen, 101/256·VREF ist, ist das, was man von dem Modell des Standes der Technik erhält 1/2 + 4–1·(–1/2) + 4–2·(1/4) + 4–3·(1/4) = 101/256
Was man von der vorliegenden Erfindung erhält, ist: 3/8 + 4–1·(0) + 4–2·(3/8) + 4–3·(–1/4) = 101/256
Bei einem anderen Beispiel erhält man, wenn die Eingabe 163/256·VREF ist, von dem Modell des Standes der Technik 3/4 + 4–1·(–1/2) + 4–2·(1/4) + 4–3·(–1/4) = 163/256
Was man von der vorliegenden Erfindung erhält, ist: 3/4 + 4–1·(–3/8) + 4–2·(–3/8) + 4–3·(1/4) = 163/256
Somit erhält man genau dieselbe Auflösung von Datenwandlung bei viel geringeren Hardwarekosten.
Für einen Pipeline-ADC, der eine Zwischenstufen-Verstärkung von G ohne digitale Fehlerkorrektur verwendet, werden G-Niveau-DAC und (G – 1) Komparatoren benötigt. Der minimale Overhead als Anzahl von Komparatoren ist 1/(G – 1), während der Minimum-Overhead für DAC-Niveaus 1/G ist. Der minimale Overhead wird in der Weise erreicht, die in Übereinstimmung mit der vorliegenden Erfindung ist. Tabelle 1 ordnet tabellarisch den Vergleich von Overhead für digitale Fehlerkorrektur zwischen verschiedenen Architekturen. Sie zeigt, dass die vorliegende Erfindung den Hardware-Overhead stark reduziert.
Der maximale Komparator-Offset, den die Architektur mit minimalem Overhead tolerieren kann, ist jedoch auch reduziert. Dennoch ist, obwohl der maximale tolerierbare Offset für den Fall der Zwischenstufen-Verstärkung von 8 auf VREF/64 reduziert ist, die Anforderung nicht sehr schwer zu erfüllen. Für eine typische Skalenendwert-Spannung von VREF = 1V muss der Komparator-Offset kleiner sein als 1/64V, was normalerweise recht einfach zu erzielen ist.
Tabelle 1 Vergleich von Overhead für digitale Fehlerkorrektur zwischen verschiedenen Architekturen
Die Pipeline-Stufe mit minimalem Overhead in Übereinstimmung mit der vorliegenden Erfindung wird vorzugsweise durch einen Schalter-Kondensator-Schaltkreis realisiert, der mit einem Zwei-Phasen-Takt arbeitet. Ein beispielhaftes Ausführungsbeispiel für Pipeline-Stufe 200B_k während der "Abtast"-Phase ist in 12 gezeigt. Hier wird die Eingabe durch eine Gruppierung von zwei parallelen Kondensatoren 450 abgetastet; wobei jeder eine Kapazität von C hat. Gleichzeitig wird die Eingabe mit vier Referenzwerten verglichen:9/16·VREF, 3/16·VREF, –3/16·VREF, und –9/16·VREF, unter Verwendung einer Gruppierung von vier Komparatoren 410. Die vier Komparator-Ausgaben werden durch eine Gruppierung von vier Auffangregistern 420 zwischengespeichert (gelached), was zu vier Ausgaben führt: D1, D2, D3 und D4. Die vier Ausgaben, die eine Thermometer-Code-Darstellung der 5-Niveau-ADC-Ausgabe bilden, werden durch eine Codiereinrichtung 440 in eine Binär-Code-Darstellung umgewandelt, die die digitale Ausgabe dieser Stufe erzeugt. Gleichzeitig werden die vier Ausgaben in zwei Ternär-Codes T1 und T2 kodiert, wobei jeder drei Ebenen aufweist: –1, 0, und 1. Ein beispielhaftes Ausführungsbeispiel des Codier-Modells für T1 und T2 ist in Tabelle 2 gezeigt. Die Ternär-Codes T1 und T2 werden verwendet, um DAC während der "Halte"-Phase zu steuern. Tabelle 2
Ein exemplarisches Ausführungsbeispiel für Pipeline-Stufe 200B_k während der "Halte"-Phase ist in 13 gezeigt. Es gibt eine Gruppierung von zwei Schaltern 460. Jeder Schalter wählt aus drei Referenzspannungen: 3/4·VREF, 0, und –3/4·VREF. Die zwei Schalter werden jeweils durch den Ternär-Code T1 und T2 gesteuert. Wenn der Ternär-Code 1 ist, wählt er 3/4·VREF. Wenn der Ternär-Code –1 ist, wählt er –3/4·VREF. Andernfalls wählt er 0. Auf diese Weise wird die 5-Niveau-DAC-Funktion realisiert. Die Ausgaben von den zwei Schaltern werden mit der Gruppierung von zwei parallelen Kondensatoren 450 verbunden.
Auf der anderen Seite wird die Gruppierung von zwei parallelen Kondensatoren 450 mit dem invertierende Anschlusspunkt eines Operationsverstärkers 470 verbunden. Der nicht-invertierende Anschlusspunkt des Operationsverstärkers 470 ist geerdet. Es gibt einen Kondensator mit einer Kapazität C/2, der zwischen dem invertierenden Anschlusspunkt und dem Ausgang des Operationsverstärkers 470 angeschlossen ist. Diese Zusammenstellung realisiert die Zwischenstufen-Verstärkung von vier. Für den Fachmann kann der Schalter-Kondensator-Schaltkreis unter Verwendung vollständiger differenzieller Schaltkreis-Anordnung realisiert werden.
In Übereinstimmung mit der vorliegenden Erfindung ist es auch ersichtlich, dass 1,5-Bit-(3-Niveau)-Architektur tatsächlich die optimale Architektur für Zwischenstufen-Verstärkung von zwei ist.
Der Fachmann wird schnell erkennen, dass vielzählige Modifikationen und Änderungen der Vorrichtung und des Verfahrens gemacht werden können, während die Lehren der Erfindung beibehalten werden. Entsprechend sollte die obige Offenbarung so aufgefasst werden, dass sie nur durch Maß und Ziel der beigefügten Ansprüche begrenzt ist.

Claims

Ein Pipeline-Analog-zu-Digital-Wandler, umfassend: eine Folge von Pipeline-Stufen, wobei die N Pipeline-Stufen von 1 bis N bezeichnet sind, wobei jede der ersten (N – 1) Stufen, wobei die Stufe k eine analoge Eingabe empfängt, eine Analog-zu-Digital-Wandlung an der analogen Eingabe durchführt, um eine digitale Ausgabe zu erzeugen, ein Rest-Analog-Signal erzeugt, und das Rest-Analog-Signal an seine Nachfolge-Stufe, die Stufe (k + 1), als die analoge Eingabe für das nachfolgende Stufe weitergibt, wobei in mindestens einer der Stufen die Erzeugung des Rest-Analog-Signals die Verwendung eines Verstärkers mit einer Verstärkung G umfasst, wobei G eine ganze Zahl größer als Zwei ist, und die digitale Ausgabe Digitaldaten von einem (G + 1)-Niveau sind.
Wandler gemäß Anspruch 1, wobei G mit einer Potenz von Zwei versehen ist.
Wandler gemäß Anspruch 1, wobei der Verstärker ein Schalter-Kondensator-Schaltkreis ist.
Wandler gemäß Anspruch 1, wobei die Digitaldaten des (G + 1)-Niveaus eines von (G + 1) analogen Spannungsniveaus darstellen, die gleichmäßig zwischen –(G – 1)/G·VREF und (G – 1)/G·VREF einschließlich verteilt sind, wobei VREF eine Referenzspannung ist, die der maximalen Spannung entspricht, die für das analoge Eingabesignal zulässig ist.
Wandler gemäß Anspruch 1, wobei die letzte Stufe, die Stufe N, die Rest-Analog-Eingabe von ihrer vorhergehenden Stufe erhält, der Stufe (N – 1), und eine Analog-zu-Digital-Wandlung durchführt, um eine digitale Ausgabe zu erzeugen.
Wandler gemäß Anspruch 5, wobei die digitalen Ausgaben von allen Stufen ferner durch einen digitalen Schaltkreis bearbeitet werden, um eine einzige digitale Ausgabe als die Endausgabe für den Pipeline-Analog-Digital-Wandler zu erzeugen.
Wandler gemäß Anspruch 6, wobei der digitale Schaltkreis digitale Ausgaben von allen Stufen empfängt, jede empfangene digitale Ausgabe mit einem jeweiligen Faktor skaliert, jede empfangene digitale Ausgabe mit einem jeweiligen Verzögerungsbetrag verzögert, und die verzögerten und skalierten digitalen Ausgaben von allen Stufen aufsummiert, um die Endausgabe zu erzeugen.
Verfahren der Analog-zu-Digital-Wandlung, wobei das Verfahren umfasst: Durchführen von Analog-zu-Digital-Wandlung unter Verwendung einer Folge von Pipeline-Stufen, wobei die N Stufen von 1 bis N bezeichnet sind, wobei jede der ersten (N – 1) Stufen, wobei die Stufe k eine analoge Eingabe empfängt, eine Analog-zu-Digital-Wandlung an der analogen Eingabe durchführt, um eine digitale Ausgabe zu erzeugen, ein Rest-Analog-Signal erzeugt, und das Rest-Analog-Signal an ihre Nachfolge-Stufe in der Folge, die Stufe (k + 1), als die analoge Eingabe für die nachfolgende Stufe weitergibt, wobei in mindestens einer der Stufen die Erzeugung des Rest-Analog-Signals die Verwendung eines Verstärkers mit einer Verstärkung G umfasst, wobei G eine ganze Zahl größer als 2 ist, und die digitale Ausgabe Digitaldaten eines (G + 1)-Niveaus sind.
Verfahren gemäß Anspruch 8, wobei G mit einer Potenz von Zwei versehen ist.
Verfahren gemäß Anspruch 8, wobei der Verstärker ein Schalter-Kondensator-Schaltkreis ist.
Verfahren gemäß Anspruch 8, wobei die Digitaldaten des (G + 1)-Niveaus eines von (G + 1) analogen Spannungsniveaus darstellen, die gleichmäßig zwischen –(G – 1)/G·VREF und (G – 1)/G·VREF einschließlich verteilt sind, wobei VREF eine Referenzspannung ist, die der maximalen Spannung entspricht, die für das analoge Eingabesignal zulässig ist.
Verfahren gemäß Anspruch 8, wobei die letzte Stufe, die Stufe N, die Rest-Analog-Eingabe von ihrer vorhergehenden Stufe erhält, der Stufe (N – 1), und eine Analog-zu-Digital-Wandlung durchführt, um eine digitale Ausgabe zu erzeugen.
Verfahren gemäß Anspruch 12, wobei die digitalen Ausgaben von allen Stufen ferner durch einen digitalen Schaltkreis bearbeitet werden, um eine einzige digitale Ausgabe als die Endausgabe für den Pipeline-Analog-Digital-Wandler zu erzeugen.
Verfahren gemäß Anspruch 13, wobei der digitale Schaltkreis umfasst: Empfangen von digitalen Ausgaben von allen Stufen, Skalieren jeder empfangen digitalen Ausgabe mit einem jeweiligen Faktor, Verzögern jeder empfangenen digitalen Ausgabe mit einem jeweiligen Verzögerungsbetrag, und Summieren der verzögerten und skalierten digitalen Ausgaben, um die Endausgabe zu bilden.
Pipeline-Analog-zu-Digital-Wandler, umfassend: eine Vielzahl von kaskadenförmig gekoppelten Pipeline-Stufen, wobei jede der Pipeline-Stufen eine Analog-zu-Digital-Wandlung an der analogen Eingabe durchführt, um eine digitale Ausgabe zu erzeugen, wobei mindestens eine der Pipeline-Stufen einen Verstärker mit einer Verstärkung G umfasst, wobei G eine ganze Zahl größer als Zwei ist, und die digitale Ausgabe von mindestens einer der Pipeline-Stufen Digitaldaten eines (G + 1)-Niveaus sind.
Wandler gemäß Anspruch 15, wobei G eine Potenz von Zwei aufweist.
Wandler gemäß Anspruch 16, wobei der Verstärker ein Schalter-Kondensator-Schaltkreis ist.
Wandler gemäß Anspruch 15, wobei der Verstärker ein Schalter-Kondensator-Schaltkreis ist.
Wandler gemäß Anspruch 15, wobei die Digitaldaten des (G + 1)-Niveaus eines von (G + 1) analogen Spannungsniveaus, die gleichmäßig zwischen –(G – 1)/G·VREF und (G – 1)/G·VREF einschließlich verteilt sind, darstellen, wobei VREF eine Referenzspannung ist, die der maximalen Spannung entspricht, die für das analoge Eingabesignal zulässig ist.