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Die vorliegende Erfindung bezieht sich auf eine
Verriegelungsschaltung.
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Eine Reihe von Verriegelungsschaltungen, wie ein
Verzögerungs- (D) Typ-Flipflop (FF) oder ein Setz-Rücksetz-
(R-S) Typ-FF, sind weit bekannt. Diese
Verriegelungsschaltungen haben Halteschleifen, um entweder eine normale
Ausgabe Q oder eine invertierte Ausgabe zurückzukoppeln
und den darin verriegelten Zustand zu halten. Jedoch hat
jede Verriegelungsschaltung nur eine einzelne Halteschleife.
Demzufolge wird bei diesem Typ von Verriegelungsschaltung
leicht eine Fehlfunktion durch momentanes elektrisches
Rauschen, wie Rauschen auf Grund einer
Alphastrahlenexponierung, verursacht. Dies wird unter Bezugnahme auf spezifische
Beispiele eingehender beschrieben.
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Um den obigen Nachteil zu überwinden, sind viele
Gegenmaßnahmen vorgeschlagen worden, aber es verbleiben noch
immer Nachteile, wie eine niedrige Rauschtoleranz, eine
komplexe Schaltungskonfiguration, etc.
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A. H. Seidman, "Integrated Circuits Applications
Handbook", Wiley 1983, offenbart auf Seite 82 eine ECL-
Verriegelungsschaltung mit ersten bis dritten
Gatterschaltungen, wobei die erste Gatterschaltung Daten empfängt, die
dritte Gatterschaltung komplementäre Verriegelungsausgaben
ausgibt und die zweite Gatterschaltung ein invertiertes ODER
von Freigabesignalen sowie die Verriegelungsausgaben von der
dritten Gatterschaltung empfängt. Erste und zweite
Halteleitungen führen die komplementären Verriegelungsausgaben der
zweiten Gatterschaltung zu. Die zweite Gatterschaltung
besteht aus einem emittergekoppelten Paar von Transistoren,
deren Basen die Verriegelungsausgabe über entsprechende
"Halteleitungen" in der Form von Emitterfolgerschaltungen
zugeführt wird, und die dritte Gatterschaltung besteht aus
einem unabhängigen Paar von Emitterfolgerschaltungen.
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EP-A-0 167 339 von Sony Corporation offenbart
verschiedene
ECL-Logikschaltungen, bei denen die Notwendigkeit einer
Bezugsspannung vermieden wird, indem zwei Spannungspegel
verwendet werden, um logisch "L" darzustellen, und zwei
Spannungspegel, um logisch "H" darzustellen. In einer
solchen Logikschaltung sind erste bis dritte
Gatterschaltungen angeordnet, um ein R-S-Flipflop zu bilden, das mit einer
einzelnen Halteleitung zum Zuführen einer
Verriegelungsausgabe zu der zweiten Gatterschaltung versehen ist.
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DE-B-1 230 079 (besonders Fig. 3) offenbart einen
bistabilen Multivibrator (Verriegelung) mit einem
emittergekoppelten Transistorenpaar, das über zwei Emitterfolger
quer verbunden ist. Die Emitterfolger funktionieren
offensichtlich wie Halteschleifen, obwohl dieses Dokument das
Problem des Rauschens auf Grund einer
Alphastrahlenexponierung nicht anspricht. Die Schaltung von Fig. 3 enthält außer
der Multivibratorgrundschaltung Setz- und Rücksetzgatter zum
Setzen und Rücksetzen des Multivibrators ansprechend auf ein
Taktsignal. Ein besonderes Merkmal dieser Schaltung besteht
darin, daß die Verriegelungstransistoren des
emittergekoppelten Paares durch Spannungsteiler vorgeladen sind, so daß
die Eingangsspannung, die benötigt wird, um die
Verriegelungstransistoren zu schalten, halb so groß wie die Summe
ihrer Basis- und Emitterspannungen ist.
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Eine Ausführungsform der vorliegenden Erfindung kann
eine Verriegelungsschaltung vorsehen, die eine beträchtlich
verbesserte Rauschtoleranz hat.
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Eine Ausführungsform der vorliegenden Erfindung kann
eine Verriegelungsschaltung vorsehen, die eine einfache
Schaltungskonfiguration hat.
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Gemäß der vorliegenden Erfindung ist eine
Verriegelungsschaltung vorgesehen, die ein erstes Gatter umfaßt, das
verbunden ist, um Daten und ein Taktsignal zu empfangen, ein
zweites Gatter, das verbunden ist, um ein invertiertes
Taktsignal zu empfangen, und ein drittes Gatter, das mit
Ausgangsanschlüssen
von genannten ersten und zweiten Gattern
operativ verbunden ist, wobei eine erste Halteleitung
zwischen einem invertierten Ausgangsanschluß von genanntem
dritten Gatter und einem dritten Eingangsanschluß von
genanntem zweiten Gatter vorgesehen ist, und eine zweite
Halteleitung zwischen einem nichtinvertierten
Ausgangsanschluß von genanntem dritten Gatter und einem invertierten
Eingangsanschluß von genanntem zweiten Gatter vorgesehen
ist; bei der:
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genanntes erstes Gatter durch eine
emittergekoppelte Logikgatterschaltung gebildet ist, die aus ersten
bis dritten emittergekoppelten Transistoren besteht, deren
gekoppelte Emitter mit einer zweiten Energiequelle über eine
Stromquelle verbunden sind, Widerständen, die Kollektoren
von genannten ersten bis dritten Transistoren mit einer
ersten Energiequelle verbinden, einem ersten
Ausgangstransistor, der eine Basis hat, die mit den Kollektoren von
genannten ersten und zweiten Transistoren verbunden ist, und
einen Kollektor, der mit genannter erster Energiequelle
verbunden ist, und einem Widerstand, der einen Emitter von
genanntem ersten Ausgangstransistor mit genannter zweiter
Energiequelle verbindet;
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genanntes zweites Gatter durch eine
emittergekoppelte Logikgatterschaltung gebildet ist, die aus
vierten bis sechsten emittergekoppelten Transistoren
besteht, deren gekoppelte Emitter mit einer zweiten
Energiequelle über eine Stromquelle verbunden sind, Widerständen,
die Kollektoren von genannten vierten bis sechsten
Transistoren mit genannter erster Energiequelle verbinden, einem
zweiten Ausgangstransistor, der eine Basis hat, die mit
genannten Kollektoren von genannten vierten und fünften
Transistoren verbunden ist, und einen Kollektor, der mit
genannter erster Energiequelle verbunden ist, und einem
Widerstand, der einen Emitter von genanntem zweiten
Ausgangstransistor mit genannter zweiter Energiequelle
verbindet; und
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genanntes drittes Gatter durch eine
emittergekoppelte Logikgatterschaltung gebildet ist, die aus
siebten bis neunten emittergekoppelten Transistoren besteht,
deren gekoppelte Emitter mit einer zweiten Energiequelle
über Widerstände verbunden sind, die Kollektoren von
genannten siebten bis neunten Transistoren mit genannter erster
Energiequelle verbinden, einem dritten Ausgangstransistor,
der eine Basis hat, die mit genannten Kollektoren von
genannten siebten und achten Transistoren verbunden ist, und
einen Kollektor, der mit genannter erster Energiequelle
verbunden ist, einem vierten Ausgangstransistor, der eine
Basis hat, die mit genanntem Kollektor von genanntem neunten
Transistor verbunden ist, und einen Kollektor, der mit
genannter erster Energiequelle verbunden ist, und einem
Widerstand, der einen Emitter von genanntem vierten
Ausgangstransistor mit genannter zweiter Energiequelle
verbindet; bei der:
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genannte erste Halteleitung zwischen einem
Emitter von genanntem dritten Ausgangstransistor und einer
Basis von genanntem vierten Transistor vorgesehen ist;
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genannte zweite Halteleitung zwischen dem
Emitter von genanntem vierten Ausgangstransistor und einer
Basis von genanntem sechsten Transistor vorgesehen ist;
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der Emitter von genanntem ersten
Ausgangstransistor und eine Basis von genanntem achten
Transistor gemeinsam verbunden sind; und
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der Emitter von genanntem zweiten
Ausgangstransistor und eine Basis von genanntem siebten
Transistor gemeinsam verbunden sind.
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Als Beispiel wird Bezug auf die beiliegenden
Zeichnungen genommen, in denen:
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Fig. 1 ein Schaltungsdiagramm einer
"phasengleichen" Verriegelungsschaltung des Haltetyps nach
Stand der Technik ist;
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Fig. 2a bis 2e Zeitlagendiagramme sind, die die
Operation der "phasengleichen" Verriegelungsschaltung des
Haltetyps darstellen, die in Fig. 1 gezeigt ist;
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Fig. 3 ein Schaltungsdiagramm einer
"phaseninvertierten" Verriegelungsschaltung des Haltetyps
nach Stand der Technik ist;
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Fig. 4 ein Schaltungsdiagramm einer
Ausführungsform einer "phaseninvertierten" Verriegelungsschaltung des
Haltetyps gemäß der vorliegenden Erfindung ist;
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Fig. 5a bis 5e Zeitlagendiagramme sind, die die
Operation der Verriegelungsschaltung darstellen, die in Fig.
4 gezeigt ist;
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Fig. 6 ein spezifisches Schaltungsdiagramm der
"phaseninvertierten" Verriegelungsschaltung des Haltetyps
ist, die in Fig. 4 gezeigt ist.
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Bevor eine Ausführungsform der vorliegenden Erfindung
beschrieben wird, werden zum Vergleich einige Beispiele von
Verriegelungsschaltungen nach Stand der Technik unter
Bezugnahme auf die Zeichnungen beschrieben.
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Unter Bezugnahme auf Fig. 1 besteht eine
"phasengleiche" Verriegelungsschaltung des Haltetyps nach
Stand der Technik aus einem ersten ODER-Gatter G1, das Daten
D und ein Taktsignal CL empfängt und eine invertierte
Ausgabe und eine nichtinvertierte interne Ausgabe
ausgibt, einem zweiten ODER-Gatter G2, das ein invertiertes
Taktsignal an einem Eingangsanschluß davon empfängt und
eine invertierte Ausgabe, die mit der invertierten Ausgabe
von dem ODER-Gatter G1 verbunden ist, und eine
nichtinvertierte interne Ausgabe ausgibt, und einem verdrahteten
UND-Gatter G3, das die nichtinvertierten internen Ausgaben
von den ODER-Gattern G1 und G2 empfängt und eine
nichtinvertierte (normale) Ausgabe SQ ausgibt. Eine Halteleitung HL
ist zwischen einem Ausgangsanschluß des verdrahteten UND-
Gatters G3 und einem anderen Eingangsanschluß des ODER-
Gatters G2 vorgesehen.
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Die Operation der Verriegelungsschaltung in Fig. 1 wird
unter Bezugnahme auf Fig. 2a bis 2e beschrieben. Die
Grundoperation der Verriegelungsschaltung besteht darin, daß die
Daten D als Antwort auf die Rückflanke des Taktsignals CL
verriegelt werden. Zu einer Zeit t1 wird, wenn das
Taktsignal CL von einem hohen Pegel "H" auf einen niedrigen
Pegel "L" gewechselt wird, ein hoher Pegel "H" der Daten D
in die Verriegelungsschaltung aufgenommen. Als Resultat gibt
das ODER-Gatter G1 ein Signal mit niedrigem Pegel an dem
invertierten Ausgangsanschluß aus und ein Signal mit hohem
Pegel an dem nichtinvertierten Ausgangsanschluß. Zur
gleichen Zeit nimmt die invertierte Ausgabe des ODER-Gatters
G2 einen niedrigen Pegel an, da das invertierte Taktsignal
, das auf das ODER-Gatter G2 angewendet wird, auf einem
hohen Pegel ist. Demzufolge nimmt die invertierte Ausgabe
der Verriegelungsschaltung einen niedrigen Pegel an. Da zwei
Ausgabesignale von dem ODER-Gatter G1 und G2, die auf das
UND-Gatter G3 angewendet werden, einen hohen Pegel haben,
gibt das UND-Gatter G3 umgekehrt eine nichtinvertierte
Ausgabe SQ mit hohem Pegel aus. Zu einer Zeit t2 wird das
Taktsignal CL von einem niedrigen Pegel "L" wieder auf einen
hohen Pegel "H" gesetzt, da aber die Daten D noch auf einem
hohen Pegel sind, gibt das ODER-Gatter G1 noch immer ein
Signal mit hohem Pegel an dem nichtinvertierten
Ausgangsanschluß aus, und das UND-Gatter G3 gibt noch immer die
nichtinvertierte Ausgabe SQ mit hohem Pegel aus. Als
Resultat werden die Ausgabesignale von den ODER-Gattern G1
und G2, und demzufolge die Ausgaben SQ und , beibehalten,
ungeachtet dessen, ob das Taktsignal CL wieder hergestellt
ist oder nicht. Zu einer Zeit t3 werden die Daten D von
einem hohen Pegel "H" auf einen niedrigen Pegel "L"
gewechselt, aber das Rückkopplungssignal auf der
Halteschleife HL wird auf einem hohen Pegel "H" gehalten.
Als Resultat werden die Ausgabe SQ und nicht verändert.
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Zu einer Zeit t4, wenn das Taktsignal CL wieder von
einem hohen Pegel "H" auf einen niedrigen Pegel "L"
gewechselt wird, wird ein niedriger Pegel "L" der Daten D in die
Verriegelungsschaltung aufgenommen. Das ODER-Gatter G1 gibt
ein Signal mit hohem Pegel an dem invertierten
Ausgangsanschluß aus und ein Signal mit niedrigem Pegel an dem
nichtinvertierten Ausgangsanschluß, und das UND-Gatter G3
gibt ein Signal mit niedrigem Pegel aus. Das heißt, die
nichtinvertierte Ausgabe SQ der Verriegelungsschaltung wird
auf einen niedrigen Pegel gewechselt. Andererseits haben die
Ausgabesignale von den invertierten Ausgangsanschlüssen des
ODER-Gatters G1 und G2 einen hohen Pegel, und somit wird die
invertierte Ausgabe der Verriegelungsschaltung auf einen
hohen Pegel gewechselt. Zu einer Zeit t5, wenn bei dem
Taktsignal CL wieder ein hoher Pegel "H" hergestellt wird
und das invertierte Taktsignal CL synchron auf einen
niedrigen Pegel gewechselt wird, gibt das ODER-Gatter G2 ein
Signal mit hohem Pegel an dem invertierten Ausgangsanschluß
aus und ein Signal mit niedrigem Pegel an dem
nichtinvertierten Ausgangsanschluß. Die Ausgabe des UND-Gatters G3
nimmt einen niedrigen Pegel an, und als Resultat werden ein
niedriger Pegel der nichtinvertierten Ausgabe SQ und ein
hoher Pegel der invertierten Ausgabe beibehalten.
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Wie oben beschrieben, hat die Halteschleife HL die
obige Datenverriegelungsfunktion.
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Wenn ein Halbleiterschaltungssubstrat, das die obige
Verriegelungsschaltung enthält, Alpha- (α) Strahlen
ausgesetzt wird, werden Paare von Löchern und Elektronen in dem
Substrat längs von Bestrahlungslinien erzeugt, die die
Halbleiterschichten,
die in dem Substrat gebildet sind,
durchziehen. Die Löcher in dem Halbleiter werden zu einer P-Typ-
Halbleiterschicht eines N-P-N-Transistors extrahiert, auf
den eine negative Spannung angewendet ist, und die
Elektronen werden zu einer Verarmungsschicht an einem P-N-Übergang
extrahiert. Als Resultat kann ein Potential an einem
Kollektor des N-P-N-Transistors in einem sehr kurzen Zeitraum
abfallen.
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Falls ein Transistor, der mit der Halteleitung HL
verbunden ist, Alphastrahlen ausgesetzt wird, wenn die
nichtinvertierte Ausgabe SQ, d. h., das Rückkopplungssignal
auf der Halteleitung HL, einen hohen Pegel hat, kann eine
Spannung an einem Kollektor der Transistors, d. h., eine
Spannung des Rückkopplungssignals auf der Halteleitung HL,
in einem sehr kurzen Zeitraum auf Grund der obigen
Erscheinung abfallen. Falls der Pegel der Spannung auf der
Halteleitung HL niedriger als ein Schwellenpegel VTH eines
Transistors zum Beispiel in dem ODER-Gatter G2 wird, kann
das ODER-Gatter G2 ein Signal mit niedrigem Pegel von dem
nichtinvertierten Ausgangsanschluß davon in kurzer Zeit
ausgeben. Als Resultat kann die Ausgabe SQ auf einen
niedrigen Pegel gewechselt werden, und das Rückkopplungssignal auf
der Halteleitung HL kann auch auf einen niedrigen Pegel
gewechselt werden. Die invertierte Ausgabe der
Verriegelungsschaltung wird auf einen hohen Pegel gewechselt. Dies
bedeutet, daß die Verriegelungsschaltung in Fig. 1 auf Grund
des Rauschens der Alphastrahlen versagen wird.
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Unter Bezugnahme auf Fig. 3 besteht eine
"phaseninvertiert" Verriegelungsschaltung des Haltetyps
nach Stand der Technik aus zwei NOR-Gattern G5 und G6 und
einem ODER-Gatter G4. Das NOR-Gatter G6 empfängt die Daten D
und das Taktsignal CL, und das NOR-Gatter G5 empfängt das
invertierte Taktsignal . Eine Halteleitung HL ist zwischen
einem invertierten Ausgangsanschluß des ODER-Gatters G4 und
einem Eingangsanschluß des NOR-Gatters G5 vorgesehen. Das
ODER-Gatter G4 gibt eine invertierte Ausgabe und eine
nichtinvertierte Ausgabe SQ aus.
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Die Operation der Verriegelungsschaltung in Fig. 3 ist
dieselbe wie jene der Verriegelungsschaltung in Fig. 1, wie
unter Bezugnahme auf Fig. 2a bis 2e beschrieben, und somit
wird eine Beschreibung davon weggelassen.
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Die Verriegelungsschaltung von Fig. 3 leidet auch unter
dem Nachteil einer Fehlfunktion auf Grund von Rauschen.
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Eine Ausführungsform einer Verriegelungsschaltung gemäß
der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 4
beschrieben.
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Die Verriegelungsschaltung in Fig. 4 ist eine
sogenannte "phaseninvertierte" Verriegelungsschaltung des
Haltetyps und entspricht der Verriegelungsschaltung von Fig. 3.
Die Verriegelungsschaltung von Fig. 4 enthält ein erstes
NOR-Gatter G16, das Daten D und ein Taktsignal CL empfängt,
ein zweites NOR-Gatter G15, das ein invertiertes Taktsignal
empfängt, und ein ODER-Gatter G14. Die
Verriegelungsschaltung ist mit zwei Halteleitungen HL1 und HL2 versehen.
Die Halteleitung HL1 ist zwischen einem invertierten
Ausgangsanschluß des ODER-Gatters G14 und einem dritten
Eingangsanschluß des NOR-Gatters G15 vorgesehen, und die
Halteleitung HL2 ist zwischen einem nichtinvertierten
Ausgangsanschluß des ODER-Gatters G14 und einem invertierten
Eingangsanschluß des NOR-Gatters G15 vorgesehen. Ein Signal
auf der Halteleitung HL1 hat eine invertierte
Phasenbeziehung zu einem Signal auf der Halteleitung HL2.
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Die Operation der Verriegelungsschaltung von Fig. 4
wird unter Bezugnahme auf Tabelle 1 unten und Fig. 5a und 5e
beschrieben.
Tabelle 1
ZEIT
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In Tabelle 1 bezeichnen die Sterne (*) Signale mit
kurzen Perioden.
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Zur Zeit t1 sind die Daten D auf einem hohen Pegel "H",
und das Taktsignal CL wird auf einen niedrigen Pegel "L"
gewechselt, und demzufolge gibt das NOR-Gatter G16 ein
Signal S16 mit einem niedrigen Pegel "L" aus. Das NOR-Gatter
G15 empfängt das invertierte Taktsignal , das einen hohen
Pegel "H" hat, und gibt ein Signal S15 aus, das einen
niedrigen Pegel "L" hat. Als Resultat gibt das ODER-Gatter
G14 eine nichtinvertierte Ausgabe SQ mit einem hohen Pegel
"H" an einem invertierten Ausgangsanschluß aus und eine
invertierte Ausgabe mit einem niedrigen Pegel "L" an
einem anderen Ausgangsanschluß.
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Ein Signal mit einem hohen Pegel auf der Halteleitung
HL1 und/oder ein Signal mit einem niedrigen Pegel auf der
Halteleitung HL2 sichern, daß ein niedriger Pegel des
Signals S15 von dem NOR-Gatter G15 beibehalten wird, wenn zu
der Zeit t2 das Taktsignal CL wieder auf einen hohen Pegel
gesetzt wird und das invertierte Taktsignal auch wieder
auf einen niedrigen Pegel gesetzt wird.
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Zur Zeit t4 sind die Daten D auf einem niedrigen Pegel
"L" und das Taktsignal CL wird wieder auf einen niedrigen
Pegel "L" gewechselt, dann gibt das NOR-Gatter G16 das
Signal S16 mit einem hohen Pegel "H" aus. Als Resultat gibt
das ODER-Gatter G14, das das Signal S16 empfängt, das einen
hohen Pegel hat, die invertierte Ausgabe mit einem hohen
Pegel und die nichtinvertierte Ausgabe SQ mit einem
niedrigen Pegel aus. Zur Zeit t5 wird das Taktsignal CL wieder auf
einen hohen Pegel gesetzt, und demzufolge wird das Signal
S16 von dem NOR-Gatter G16 auf einen niedrigen Pegel "L"
gewechselt. Andererseits werden das invertierte Taktsignal
mit einem niedrigen Pegel, die invertierte Ausgabe SQ mit
einem hohen Pegel für den invertierten Eingangsanschluß des
NOR-Gatters G15 und die nichtinvertierte Ausgabe SQ mit
einem niedrigen Pegel dem NOR-Gatter G15 zugeführt, und das
Signal S15 mit einem hohen Pegel wird ausgegeben, und der
Ausgabezustand der Ausgaben SQ und wird beibehalten.
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Wie aus der obigen Beschreibung ersichtlich ist, bilden
das ODER-Gatter G14, das NOR-Gatter G15 und die
Halteleitungen HL1 und HL2 ein Flipflop des Setz-Rücksetz- (R-S) Typs.
Das NOR-Gatter G16 stellt ein Rücksetzsignal R bereit, und
das invertierte Taktsignal , das dem NOR-Gatter G15
zugeführt wurde, entspricht einem Setzsignal S.
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Es wird eine Verbesserung der Rauschtoleranz auf Grund
des zusätzlichen Vorsehens der Halteleitung HL2 in der
Verriegelungsschaltung von Fig. 3 erhalten.
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Bei dieser Ausführungsform führt das Vorsehen des
invertierten Eingangsanschlusses am NOR-Gatter G15 zum
direkten Empfangen eines zusätzlichen Rückkopplungssignals
auf der Halteleitung HL2 zu einer größeren Rauschtoleranz
als jener der Verriegelungsschaltung, die einen Inverter INV
verwendet, wie durch die gestrichelte Linie gezeigt.
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Eine konkretere Schaltung der "phaseninvertierten"
Verriegelungsschaltung des Haltetyps von Fig. 4 wird unter
Bezugnahme auf Fig. 6 beschrieben.
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Die "phaseninvertierte" Verriegelungsschaltung des
Haltetyps enthält das NOR-Gatter G16, das durch eine ECL-
Gatterschaltung gebildet ist, die aus den Transistoren Q32,
Q33 und Q34 besteht, einer Stromquelle I16 und den
Widerständen R21 und R22, einem Ausgangstransistor Q31 und einem
Widerstand R23, das ODER-Gatter G14, das durch eine ECL-
Gatterschaltung gebildet ist, die aus den Transistoren Q11,
Q12 und Q13 besteht, einer Stromquelle 114 und den
Widerständen R11 und R12, den Ausgangstransistoren Q14 und Q15
und den Widerständen R13 und R14, und das NOR-Gatter G15,
das durch eine ECL-Gatterschaltung gebildet ist, die aus den
Transistoren Q16, Q17 und Q18 besteht, einer Stromquelle 115
und den Widerständen R15 und R16, einem Ausgangstransistor
Q19 und einem Widerstand R17. Der Verriegelungsschaltung
werden erste und zweite Energiequellen VCC und VEE
zugeführt.
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Die Daten D werden einer Basis des Transistors Q32
zugeführt, und das Taktsignal CL wird einer Basis des
Transistors Q33 zugeführt. Das invertierte Taktsignal
wird einer Basis des Transistors Q17 zugeführt. Einer Basis
des Transistors Q11 wird ein Signal von einem Emitter des
Transistors Q19 zugeführt, und einer Basis des Transistors
Q12 wird ein Signal von einem Emitter des Transistors Q31
zugeführt. Der Basis der Transistoren Q34 und Q13 wird die
Bezugsspannung Vref zugeführt.
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Die erste Halteleitung HL1 ist zwischen einem Emitter
des Transistors Q14 und einer Basis des Transistors Q16
vorgesehen, und die zweite Halteleitung HL2 ist zwischen
einem Emitter des Transistors Q15 und einer Basis des
Transistors Q18 vorgesehen. Die Signale auf den
Halteleitungen HL1 und HL2 haben invertierte Polaritäten. In der
Verriegelungsschaltung werden Rückkopplungssignale, d. h.,
die Signale von den Transistoren Q14 und Q15, den Basen der
Transistoren Q16 und Q18 direkt zugeführt, ohne einen
Inverter vorzusehen. Dies führt auch zu einer hohen
Rauschtoleranz und einer einfachen Schaltungskonfiguration.
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In Fig. 4 kann, falls das Gatter G16 entfernt wird, ein
Rücksetzsignal R dem Gatter G14 anstelle des Signals S16
zugeführt wird, und ein Setzsignal S dem Gatter G15 anstelle
des invertierten Taktsignals zugeführt wird, die
Verriegelungsschaltung als Flipflop des Setz-Rücksetztyps
arbeiten. Die Operation ist in Tabelle 1 gezeigt.