DE3787032T2

DE3787032T2 - Elektronische module hoher dichte, verfahren und erzeugnis.

Info

Publication number: DE3787032T2
Application number: DE88900618T
Authority: DE
Inventors: Tiong Go
Original assignee: Irvine Sensors Corp
Current assignee: Irvine Sensors Corp
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1994-03-03
Anticipated expiration: 2007-10-21
Also published as: EP0385979A4; EP0385979B1; JPH03501428A; EP0385979A1; JPH088332B2; DE3787032D1; ATE93118T1; WO1989004113A1

Description

Hintergrund der Erfindung

Diese Erfindung betrifft elektronische Module hoher Dichte, welche dazu gedacht sind, dem offensichtlich unsättigbaren Wunsch nach Einbringung höherer elektronischer Kapazität in einen gegebenen Raum oder nach Reduktion des benötigten Raums für eine gegebene Menge elektronischer Kapazität entgegenzukommen.
Eine der Hauptanwendungen der gegenwärtigen Erfindung ist, Speichermodule zur Verwendung in Computervorrichtungen zu liefern. Jedoch kann das gleiche Konzept in einem anderen Feld angewendet werden, wo hohe Dichte von elektronischen Schaltungen gewünscht ist.
Zu einem erheblichen Ausmaß wird der Hintergrund dieser Erfindung von patentierten (oder zum Patent angemeldeten) Erfindungen geliefert, die von der Anmelderin dieser Anmeldung angemeldet worden sind. Diese Erfindungen betreffen das Aufstapeln und Aufschichten mehrerer Chips, oder Substrate, die jeweils eine integrierte Schaltung (IC) tragen. Die aufgestapelten Chips liefern ein Modul, das eine Vielzahl von elektrischen Leitungen aufweist, die zumindest auf einer Zugangsebene des Moduls zugänglich sind, wobei die Ebenen, in welche sich die Chips ausbreiten, senkrecht zu den Zugangsebenen sind (siehe z. B. WO-A-8805251).
Im Patent Nr. 4,551,629, herausgegeben am 5. November 1985, werden Module von aufeinandergestapelten Chips beschrieben, die dazu gedacht sind, in Verbindung mit Photodektektoren benutzt zu werden, die mit einer Zugangsebene des Moduls verbunden sind und ein dichtes Feld von ausstrahlenden/ elektronischen Transducern umfassen.
Im Patent Nr. 4,525,921, herausgegeben am 2. Juli 1985, werden ähnliche Module beschrieben, die aufeinandergestapelte, Schaltkreise tragende Chips enthalten und für einen allgemeinen Zweck gedacht sind, wobei die obenerwähnten Computerspeicherkomponenten eingeschlossen sind.
Die gegenwärtige Erfindung hat als Aufgabe, die Probleme zu lösen, die beim Erzeugen von einfach handgehabten, verläßlichen Komponenten zum Gebrauch als Computerspeicher, Steuerlogik, Recheneinheiten, Prozessoren und dergleichen involviert sind. Es ist auch gedacht, Probleme zu lösen, die im Zusammenhang mit der Benötigung von extremer Wärmedissipation bei dichtgepackten elektronischen Chips auftreten, insbesondere wenn das Material der Chips ein nicht effektiver Wärmeleiter ist.

Zusammenfassung der Erfindung

In der gegenwärtigen Erfindung, wie in Anspruch 1 festgelegt, wird ein Modul aus aufeinandergestapelten IC-Chips von einem Substrat getragen, wobei die Zugangsebene des Moduls direkt auf dem Substrat ruht.
Ein Metallbelagmuster aus elektrischen Leitern wird auf die Zugangsebene des Moduls aufgebracht, beispielsweise, mit Hilfe von photolithographischen Prozessen in Vakuum. Ein Metallbelagmuster aus elektrischen Leitern wird auch auf der Seite des Substrats angebracht. Eine Isolationslage (passive Lage) wird zwischen der Zugangsebene des Moduls und der benachbarten Seite des Substrats bereitgestellt.
Vorsprünge aus elektrisch leitendem Bondmetall, wie Indium, Kupfer, Silber oder Gold, werden auf jede der aneinander angreifenden Flächen, in zueinander ausgerichteten Positionen, aufgebracht. Dann werden die elektrisch leitenden Systeme der beiden aneinander angrenzenden Flächen elektrisch verbunden durch Bonden der Vorsprünge (auch Flip-Chips-Bonden genannt), um elektrische Verbindung zwischen den zueinander ausgerichteten Vorsprüngen auf den beiden Flächen hervorzurufen. Das von dem Substrat getragene Modul wird dann in einem Schutzgehäuse eingeschlossen, durch welches elektrische Leiter herausragen, welche äußere Anschlüsse bereitstellen.
Bei einer Ausführungsform der Erfindung, die IC-Chips mit vernünftiger Wärmeleitfähigkeit benutzt, sind die Chips direkt miteinander verbunden dargestellt. Bei einer anderen Ausführungsform der Erfindung sind die IC-Chips, um die Wärmedissipation von den aufeinandergestapelten IC-Chips zu erhöhen und die Anordnung der elektrischen Verbindungen zu vereinfachen, mit Zwischenlagen aus elektrisch isolierendem Material, welches gute Wärmeleitfähigkeitseigenschaften aufweist, angeordnet.

Kurze Beschreibung der Abbildungen

Fig. 1 ist eine Draufsicht auf einen Standardsiliziumchip, der modifiziert worden ist, um entlang einer Längskante des Chips Kantenanschlüsse bereitzustellen;
Fig. en 2A und 2B zeigen isometrisch eine Teilexplosionsansicht eines Stapels aus schaltungstragenden Chips, welche zum Bilden eines Moduls aneinander angeklebt worden sind, und des Musters des Metallbelags, der auf der Zugangsebene des Moduls ausgebildet ist;
Fig. en 3A und 3B sind sehr vergrößerte Ansichten eines schmalen Bereichs der Seite der Zugangsebene, wobei Fig. 3A ein Teilquerschnitt ist, der die Beziehung der IC-Schaltung zu den metallischen Leitungselementen auf der Oberfläche der Zugangsebene darstellt;
Fig. en 4A, 4B und 4C zeigen isometrisch eine Explosionsansicht des Stapels und seiner leitenden Metallbeschichtung, die zum Befestigen auf dem tragenden Substrat bereit sind, wobei der Stapel und das Substrat zueinander ausgerichtete leitende "Vorsprünge" aufweisen, die zum Vorsprungsbonden bereit sind;
Fig. 5 ist eine isometrische Ansicht des Stapels von Chips, der auf das Substrat aufgebracht ist;
Fig. en 6 und 7 sind eine Draufsicht bzw. Seitenansicht der Struktur von Fig. 5;
Fig. en 8A, 8B und 8C zeigen isometrisch eine Teilexplosionsansicht des stapeltragenden Substrats und des oberen und unteren Bereichs seines Gehäuses;
Fig. 9 ist eine isometrische Ansicht einer eingekapselten Substrat/Chip-Struktur;
Fig. 10 zeigt eine elektrische Verbindungsanordnung zur Verwendung beim Bereitstellen eines 512K · 9 DRAM-Moduls unter Verwendung von 256K-Chips in einem Stapel;
Fig. 11 ist eine isometrische Explosionsansicht eines Moduls mit verstärkter Wärmeextraktion, bei welchem Lagen hoher Wärmeleitfähigkeit zwischen den aufgestapelten IC-Chips angeordnet sind;
Fig. 12 ist eine isometrische Explosionsansicht der gestapelten Chip-Struktur mit Zwischenlagen von Fig. 11, bei welcher die elektrischen Anschlüsse auf den Chips direkt mit den elektrischen Anschlüssen auf dem stapeltragenden Substrat verbunden werden können;
Fig. 13 ist eine isometrische Explosionsansicht der gestapelten Chip-Struktur mit Zwischenlagen von Fig. 11, bei welcher die Oberflächen der Zwischenlagen elektrische Leiter tragen, um die elektrischen Anschlüsse auf den Chips mit dem elektrischen Anschlüssen auf dem stapeltragenden Substrat verbinden zu können; und
Fig. 14 ist eine isometrische Großansicht einer gestapelten Struktur des in Fig. 13 gezeigten Typs.

Detaillierte Beschreibungen der bevorzugten Ausführungsform:

Die gegenwärtige Erfindung kann am besten erklärt werden, indem mit den Fig. en 4A, 4B und 4C begonnen wird. Um ein elektrisches Modul mit einer viel größeren elektronischen Dichte (im Sinne von PC-Pultfläche) als bei bekannten Vorrichtungen zu liefern, wird vorgeschlagen, eine Anzahl von Chips 22 aufeinanderzustapeln und miteinander zu verkleben, wobei jeder Chip eine integrierte Schaltung trägt, und den Stapel 24 aus den integrierten Chips als eine Einheit auf ein Substrat 26 aufzubringen. Das Substrat 26 trägt die aufgestapelten Chips und stellt Schaltungen bereit, die in die Zugangsebene auf dem Stapel der Chips über leitende Vorsprünge hineinführen und aus derselben herausführen.
Die Verwendung von aufgestapelten IC-Chips (im allgemeinen Silizium) wurde ursprünglich von der Anmelderin dieser Anmeldung als ein Mittel zum Plazieren einer extensiven elektronischen Schaltung auf der Brennpunktebene eines zweidimensionalen Detektorfeldes entwickelt. Die gegenwärtige Anmeldung ist auf eine elektronische Packung gerichtet, welche insbesondere nützlich in Vorrichtungen wie Computern ist, für welche es ein Modul liefert, das umfangreiche Speicher, Steuerlogik, Prozessoren, Recheneinheiten etc. enthalten kann. Drei Module, welche Gegenstand von ausgeprägten Bemühungen waren, sind Lesespeicher (ROMs), dynamische Random-Speicher (DRAMs) und statische Random-Speicher (SRAMs).
Das in Fig. 4A gezeigte Modul ist dazu gedacht, als ein DRAM verwendet zu werden, wobei der Stapel 20 IC-Siliziumchips aufweist, von denen 18 aktiv sind und 2 als Reserve dienen. Die Reserveteile dienen der Herstellung von Redundanzen und werden nicht mit den Anschlüssen der Packung verbunden, außer wenn sie als Ersatz für defekte Chips benötigt werden. Das Modul hat auch blanko Siliziumchips an jedem Ende des Stapels, um einen Raum für Endanschlüsse bereitzustellen. Ein ROM kann 8 aktive IC-Chips (oder Vielfache von 8) in dem Stapel aufweisen. Zusätzlich zu den Ic-Chips werden blanko Chips an den Enden des Stapels benötigt. Ein SRAM-Modul wird die gleiche Anzahl von Chips wie ein DRAM-Modul aufweisen.
Fig. 1 zeigt einen einzigen Chip 22 der zur Verwendung in einem DRAM-Modul gedacht ist. Jeder Chip kann im wesentlichen ein Standardspeicherchip sein, außer daß er modifiziert sein kann, um alle elektrischen Leitungen (zur externen Schaltung) auf einer einzigen Kante des Chips bereitzustellen, vorzugsweise entlang der langen Seite des rechteckigen Bereichs. Die Spannungsverbindungen Vcc, Vss und Vbb sind jeweils über Busse verbunden, so daß die gleiche Spannung an alle Chips angelegt wird. Jeder Chip hat seine eigene Dateneingangsverbindung (DI) und Datenausgangsverbindung (DO). Das Symbol RAS zeigt Zeilenadressenauswahl und das Symbol CAS Spaltenadressenauswahl an, wodurch der gewünschte Chip ausgewählt werden kann. Die Adressenanschlüsse A0 bis A7 tragen Adresseneingangssignale. Der WE-Anschluß ist der Anschluß zum Ermöglichen des Schreibens.
Eine Vielzahl von Chips wird aufeinandergestapelt, um ein Modul zu liefern, wie in den Fig. en 2A, 3A und 4A gezeigt. Alle elektrischen Leitungen (zur externen Schaltung) werden für alle Chips auf einer einzigen Zugangsebene 28 des gestapelten Moduls liegen. Diese Zugangsebene wird auf der Oberfläche des tragenden Substrats 26 liegen und eine geeignete elektrische Verbindung dazu aufweisen, die vorzugsweise durch ein Vorsprungsbondverfahren (auch "Flipchip-Bonden" genannt) erreicht wird.
Das Verfahren, das zum Aufstapeln der Chips und Verbinden derselben miteinander verwendet wird, wird dem Verfahren ähnlich sein, das vorzugsweise durch die Anmeldung abgedeckt wird, die die Nr. 674,096 aufweist, am 23. November 1984 eingereicht wurde und "Apparatus and Method for Fabricating Modules Comprising Stacked Circuit-Carrying Layers" als Titel aufweist. In diesem Verfahren wird die Dicke jedes Chips, der von einem Lieferanten in der modifizierten Form geliefert wird, gemessen, und dann wird der Chip in einer geeigneten Stapelstellung in Abhängigkeit von seiner Dickencharakterisierung plaziert. Die Daten der Dicke des Chips werden in einem Produktionskontrollcomputerprogramm verwendet, um die optimale Stapelanordnung für ein gegebenes Modul zu bestimmen. Dann werden die Chips gereinigt und aufgestapelt, und eine bemessene Menge von Epoxyd wird zwischen die Seiten jedes Paars von benachbarten Chips eingebracht. Der Stapel wird senkrecht zu den Ebenen der Chips unter Druck gesetzt, um den Stapel auf einer festgelegten Höhe festzuhalten. Und dann wird ein Nachbehandeln des Epoxyds unter Wärme durchgeführt, um einen integrierten Stapel zu liefern.
Im Vergleich zu den früheren Brennpunktebenen-Modulen sind die der gegenwärtigen Erfindung, welche zur Verwendung in unterschiedlichen Vorrichtungen gedacht sind, signifikant unterschiedlich bezüglich des Handelns. Die Anschlüsse der Brennpunktebene, welche jeweils mit einem separaten Detektor verbunden sind, können eine annehmbare Menge von Fehlern, das heißt nicht funktionierenden Verbindungen (oder Detektoren) in einem gegebenen zweidimensionalen Feld verkraften. Die Vorrichtungen, die durch die gegenwärtige Anmeldung geliefert werden, wie Computerspeichervorrichtungen, können keine Verbindungsfehler tolerieren. Aus diesem Grund sind Ersatzchips in den Speichermodulen vorhanden.
Andererseits müssen die Detektorleitungen auf einer Brennpunktebene, Mittelpunkt zu Mittelpunkt, sehr nahe aneinander sein, beispielsweise, 100 um (4 Mil), oder weniger. Dies gilt sowohl für die X-Achse, welche als die Achse betrachtet wird, die sich entlang der Kanten der Chips ausbreitet, als auch für die Y-Achse, welche senkrecht zu den Ebenen der Chips verläuft. Dies führt dazu, daß die Verwendung von sehr dünnen, und daher zerbrechlichen, Chips benötigt wird. Zusätzlich sind die Positionstoleranzen für die elektrischen Leitungen sehr limitiert.
Bei der gegenwärtigen Anwendung können die Abstände der Leitungen, Mittelpunkt zu Mittelpunkt, in einem Bereich von 250 bis 500 um (10 bis 20 Mil) liegen. Daher können dickere, weniger zerbrechliche Chips verwendet werden, und der Bereich der elektrischen Anschlüsse (Vorsprünge) und metallischen, leitenden Streifen kann erheblich größer sein. Offensichtlich erleichtert dies erheblich manche Probleme im Zusammenhang mit der Herstellung von Modulen.
Nachdem ein Stapel 24 gebildet worden ist, kann es notwendig sein (wenn die Chips Halbleiter sind, anstelle von anderen Materialien, wie Saphir oder Galliumarsenid), die Zugangsebene 28 mit einem Nichtleiter (Passivator) zu überdecken, außer an den Punkten, wo die elektrischen Leiter auf den Kanten der Chips zugänglich zur Verbindung mit anderen Schaltungen sein müssen. Diese wird vorzugsweise durch Verwendung des Verfahrens erreicht, das durch das Patent mit der Nr. 4,525,921, das als Hintergrund der Erfindung genannt worden ist, abgedeckt wird.
Kurz gesagt umfaßt dieses Verfahren das folgende: (1) Polieren und Abputzen der Zugangsebene, um die Leitungen freizulegen; (2) Plasmaätzen des Siliziums auf der Zugangsebene, um das Silizium zu entfernen, das um die Leitungen herum vorhanden ist, wobei die Leitungen aus der Zugangsebene herausragen; (3) Beschichten der Zugangsebene mit einer passiven Lage unter Verwendung eines Materials wie Polyimid; und (4) Wiederabputzen, um die Leitungen freizulegen, während die restliche Zugangsebene isoliert bleibt. Wenn die Substratmaterialien der IC-Lagen eine kleine oder gar keine Leitfähigkeit aufweisen, beispielsweise, wie bei Galliumarsenid (GaAs), Silizium auf Saphir (SOS) oder Silizium auf einem Isolator (SOI) wird keine passive Lage benötigt.
In dem nächsten Schritt wird eine Metallbeschichtung auf die Zugangsebene aufgebracht, um elektrische Verbindungen für die Leitungen auf den gestapelten Chips bereitzustellen. In manchen Fällen wird der metallische Leiter ein Anschluß 30 sein, der nur eine Leitung auf einem Chip kontaktiert, wobei der Anschluß einen Bereich von 150 um · 150 um (6 Mil · 6 Mil) einnehmen kann. In anderen Fällen wird der metallische Leiter ein Streifen 32 sein, der Leitungen auf einer Vielzahl von Chips kontaktiert, wobei der Streifen eine Breite von 200 um (8 Mil) haben kann. Die Metallanschlüsse, oder Leiter, können einen Abstand von 250 bis 500 um (10 bis 20 Mil) von Mittelpunkt zu Mittelpunkt, zueinander aufweisen. Die Metallbeschichtung kann mit Hilfe irgendeines gewünschten Verfahrens zum Erhalten von gedruckten Schaltkreisen aufgebracht werden, wie Photolithographien, wobei eine Lage aus einem photoresistenten Material maskiert und dann ultraviolettem Licht ausgesetzt wird, um Fenster in dem photoresistenten Material zu öffnen, so daß ungewünschte Bereiche des zuvor aufgebrachten Metalls weggeätzt werden können, wodurch das gewünschte Leitungsmuster zurückbleibt.
Fig. en 3A und 3B zeigen sehr vergrößerte Nahansichten der IC-Leitungen auf einem Siliziumchip, der Epoxydklebemittellinien zwischen benachbarten, aufgestapelten Chips und der Metallanschlüsse 30 und Streifen 32, die auf der Zugangsebene in elektrischem Kontakt mit den IC-Leitungen angebracht sind. Sie zeigen auch die passive Lage, die die Zugangsebene überdeckt, außer dort, wo die IC-Leitungen frei liegen. Fig. 3A ist eine Frontansicht eines kleinen Bereichs der Zugangsebene (oder aktiven Fläche) des Stapels. Fig. 3B zeigt einen Querschnitt, der einen Metallanschluß in Verbindung mit dem Ende einer IC-Leitung darstellt, aber von den Siliziumlagen isoliert ist.
Fig. en 2B und 4B zeigen das Leitungsmuster auf der Zugangsebene 28 des integrierten Stapels 24 nachdem Bindungsvorsprünge darauf ausgebildet worden sind und vor dem Verbinden der Zugangsebene 28 mit dem Substrat 26. Metallische Bindungsvorsprünge 31 sind auf jedem der Metallanschlüsse 30 aufgebracht. Auch sind metallische Bindungsvorsprünge 34 auf den metallischen Streifen 32 aufgebracht worden, vorzugsweise in Paaren, um Redundanz bereitzustellen. Das Verfahren des Aufbringens von Vorsprüngen wird im Anschluß beschrieben. Das Material der Vorsprünge sollte sehr biegsam sein, um Brechen unter thermischen Druck zu vermeiden. Indium ist das bevorzugte Material der Vorsprünge, aber Kupfer, Silber und Gold sind andere Möglichkeiten.
Wie in Fig. 4C gezeigt, hat das Substrat 26 auch ein Muster von metallischen Leitern auf seiner Oberfläche, das vorzugsweise durch das oben beschriebene Metallbeschichtungsverfahren gebildet wurde. Das Substrat weist metallische Streifen 36 auf, die dem Stapel. 24 gegenüberliegen und deren Endanschlüsse Vorsprünge 38 darauf bereitstellen. Diese Vorsprünge werden nacheinander mit den Vorsprüngen 31 auf der Zugangsebene verbunden. Das Substrat hat auch metallische Streifen 40 außerhalb der Enden des Stapels 34, deren Endanschlüsse redundante Paare von Vorsprüngen 32 aufweisen, welche mit den Vorsprüngen 34 auf der Zugangs ebene verbunden werden.
Die Bindungsvorsprünge 38 und 42, die auf dem Substrat 26 ausgebildet sind, sind exakt zu den Stellungen der Bindungsvorsprünge 31 und 34, die auf der Zugangsebene 28 des Chip-Stapels 24 ausgebildet sind, ausgerichtet. Dies erlaubt die Verbindung der inneren (Chip-Schaltung) mit der äußeren elektronischen Schaltung (mit Eingangsleitung und Ausgangsleitung) durch ein Vorsprungsbondverfahren (Flip-Chip- Bonden). Da die aneinander angreifenden Bindungsvorsprünge 34 und 42 auf busbildenden Anschlüssen ausgebildet sind, werden blanko Abdeckungschips 43 an den Enden des Stapels benötigt, um Raum zum Verbinden der Streifen 32 auf dem Stapel mit dem Streifen 40 auf dem Substrat bereitzustellen.
In einem Umfeld sehr hoher Volumenproduktion kann es sein, daß es keinen Wert hat, einen Stapel zu "reparieren", wenn einer der Chips während des Stapelprozesses defekt wird. Jedoch, wenn das Reparieren gewünscht ist, müssen Ersatzchips in dem Stapel enthalten sein. In diesem Fall muß das Verfahren wie folgt modifiziert werden:
1. Die Metallstreifen 36 auf dem Substrat 26 weisen ursprünglich einen Verkettungsleiter 37 auf, der eine reduzierte Anzahl von Ausgangsleitern 39 verbindet.
2. Nachdem ein Stapel ausgebildet sowie passiviert worden ist, und die Leitungen gesäubert worden sind, werden metallische Anschlüsse auf alle Leitungen aufgebracht, um elektrische Anschlüsse zu bilden.
3. Jede Lage wird getestet durch Untersuchen der Anschlüsse, um festzustellen, ob irgendeine der Lagen (Chips) defekt ist.
4. Wenn ein Chip defekt ist, werden die Anschlüsse und Leitungen auf diesem Chip von der Zugangsebene entfernt. Ein programmierbares YAG-Lasersystem, das mit einem Musterwiedererkenner ausgerüstet und mit einem automatischen Abtaster verbunden ist, ist für Herstellungsanwendungen bevorzugt.
5. Der nächste Schritt ist das Aufbringen von metallischen Streifen (Buslinien) und das Bilden der Vorsprünge für das Vorsprungsbonden.
6. Nach dem Vorsprungsbonden muß der verkettende Leiter 37 so geschnitten werden, daß die DI- und DO-Leitungen von dem defekten Chip isoliert sind, während die anderen Leitungen separat mit den Leitungen 39 verbunden werden.
Der Verbindungsbalken 37 kann aus einer schmelzbaren Legierung gemacht sein, so daß die Verbindungen elektrisch durch Verwendung eines automatischen Abtasters gebildet werden können. Es gibt Vorteile und Nachteile beim Schmelzblasen im Vergleich zum Laserschneiden, aber diese werden hier nicht diskutiert.
Bevor die Zugangsebene mit der dieser gegenüberliegenden Seite des den Stapel tragenden Substrat elektrisch durch Vorsprungsbonden verbunden wird, muß eine der beiden Oberflächen mit einem passiven (isolierenden) Material bedeckt werden, aus welchem nur die Vorsprünge herausragen. Das Indium- oder Goldmaterial, welches die Vorsprünge bildet, wird vorzugsweise aufgebracht, nachdem die isolierende Lage auf der Oberfläche ausgebildet worden ist, oder aufgebracht worden ist.
Es ist bevorzugt, die isolierende Lage auf dem Substrat auszubilden, da es viel einfacher ist mit dem Substrat zu arbeiten. Das Substrat ist vorzugsweise aus Silizium ausgebildet, da es die gleichen thermischen Expansionskoeffizienten wie der Stapel aufweist und transparent für infrarote Strahlung ist. Diese Transparenz ist hilfreich während des Vorsprungsbondens. Andere für infrarotes oder sichtbares Licht durchsichtige Substratmaterialien können benutzt werden (beispielweise, ein Saphirsubstrat wird in Silizium-Auf-Saphir-Vorrichtungen verwendet).
Eine zufriedenstellende Isolationsschicht kann durch Aufbringen einer Lage aus Siliziumdioxyd (SiO&sub2;) ausgebildet werden unter Verwendung, beispielsweise, eines Sputterverfahrens. Nachdem die komplette Oberfläche des Substrats 26 mit dem Isolator überdeckt worden ist, ist es notwendig, Löcher in die Isolationsschicht einzubringen, um das Bonden der Indiumvorsprünge 36 und 42 mit den jeweiligen Streifen 36 und 40 zu ermöglichen. Die Löcher sollten sich nicht über die Breite der Metallstreifen ausbreiten, da das Vorsprungsbondmaterial nicht Kurzschlüsse mit dem Siliziumsubstrat herführen sollte.
Verschiedene Experimente wurden ohne Erfolg der Bemühungen ausprobiert, um Indiumvorsprünge in elektrischen Kontakt mit den Metallanschlüssen auf dem Substrat abzulagern. Die Verwendung von "Durchdampfungsmaskentechniken" neigt dazu, einen Schatteneffekt (Kurzschlüsse) hervorzurufen. Die Verwendung eines nassen chemischen Ätzens, um diese Schattenbildung zu eliminieren, führt zur Beschädigung sowohl der Vorsprünge als auch der elektrischen Leitungen.
Eine offensichtliche Lösung wird durch Ausnutzen von "Abheben von einem photoresistenten Material" geliefert. Eine 10 bis 15 um dicke photoresistente Lage nimmt den Platz der Durchdampfmaske ein. Die Löcher werden durch selektives Aussetzen und Entwickeln des photoresistenten Materials mit anschließendem Entfernen desselbens, wo die Vorsprünge angeordnet sein werden, erzeugt. Danach wird Indium an den freigelegten Metallanschlüssen und auf dem photoresistenten Material abgelagert. Das Indium auf dem photoresistenten Material wird durch Entfernen desselben von der Oberfläche entfernt, so daß Indiumvorsprünge nur auf den Anschlüssen übrigbleiben. Jeder Indiumvorsprung sollte im wesentlichen das gleiche horizontale Gebiet wie der Anschluß, den er kontaktiert, überdecken.
Das Verfahren des Vorsprungablagerns auf der Zugangsebene 28 ist dazu identisch, außer daß keine isolierende Schicht benötigt wird.
In dem Vorsprungsbondverfahren wird der Chip-Stapel 24 so angeordnet, daß die Zugangsebene 28 die oberste Ebene bildet. Dann wird das Substrat 26 mit seiner Frontfläche auf die Zugangsebene aufgebracht, um die Indiumvorsprünge miteinander in Verbindung zu bringen. Unter Verwendung eines Infrarotmikroskops wird durch das Siliziumsubstrat "gesehen", um die zueinander gehörigen Vorsprünge zueinander auszurichten. Dann werden diese unter Verwendung von Wärme und Druck miteinander verbunden, um Schweißstellen zu bilden.
Die Herstellung wird erleichtert, wenn das Material des das Modul tragenden Substrats leicht transparent entweder bezüglich sichtbarer oder infraroter Strahlung ist, so daß direkte mikroskopische Ausrichtung der Bindungsvorsprünge auf der Zugangsebene des Moduls mit den Bindungsvorsprüngen auf der benachbarten Frontseite des Substrats ermöglicht wird. Indirekte Ausrichtung unter Ausnutzung eines Reflexionssystems kann auch verwendet werden, wenn das Material nicht transparent ist. Ein drittes Verfahren verwendet eine Ausrüstung, die auf dem Markt erhältlich ist und das Ausführen der Ausrichtung und des Planierens dadurch ermöglicht, daß zwei Sätze von Vorsprüngen in nahe Nachbarschaft zueinander gebracht werden und dann direkt von den Kanten des Substratmoduls aus beobachtet werden - somit braucht das Substrat nicht transparent zu sein.
Fig. en 5 bis 7 zeigen die komplette Stapel/Substrat-Anordnung. Die Metallstreifen auf dem Substrat erstrecken sich über dasselbe, zwischen den beiden sich gegenüberliegenden langen Kanten, um zum Verbinden mit einer externen Schaltung durch Drahtbonden bereit zu sein.
Fig. 8A, 8B und 8C zeigen den Container, oder das Gehäuse, in welchem die Chips und das Substrat plaziert sind. Fig. 8C zeigt den unteren Bereich 44 des Containers (eine Flachpackung), von welcher sich elektrische Leitungen 46 ausbreiten, deren innere Enden an den Metallstreifen auf dem Substrat (nicht gezeigt) über Drähte angebondet sind. Die Verpackung wird durch Anschweißen eines oberen Bereichs, oder Deckels 48, (Fig. 8A) an den unteren Bereich 44 vervollständigt, wodurch die Stapel/Substrat-Anordnung eingeschlossen wird. Vorzugsweise sind die Containerteile 44 und 48 aus Metall, um Wärmedissipation zu erlauben. Dies führt zu der Notwendigkeit, daß Isolationsringe 50 zwischen jeder elektrischen Leitung 46 und den Containerwänden bereitgestellt sind. Fig. 9 zeigt die komplette, eingeschlossene Packung.
Beryllerde (BeO) würde als Containermaterial bevorzugt sein, wenn sehr hohe Leistungsdissipation benötigt wird; aber ihre hohen Kosten müßten in Betracht gezogen werden.
Leistungsdissipation ist ein limitierender Faktor für die Schaltungsdichte. Daher wird Wärmetransfer von den IC-Chips erheblich berücksichtigt. Um Wärmefluß von den IC-Chips zu dem Substrat 26 zu ermöglichen, ist es wichtig, nach dem Vorsprungsbonden die Lücken zwischen dem Chip-Stapel und dem Substrat mit einem wärmeleitfähigen (aber elektrisch nicht leitenden) Material 51 zu füllen. Dies wird mit einem geeigneten Epoxyd erreicht, welches sowohl eine starke Verbindung als auch Wärmedissipation bereitstellt.
Fig. 10, in Zusammenhang mit den Fig. en 4B und 4C betrachtet, liefert eine bestimmte DRAM-Schaltung, welche ausgestaltet ist, um 18 Chips mit jeweils einer 256K-Speicherfähigkeit paarweise in Reihe geschaltet zu haben, wodurch ein 512K · 8 - DRAM-Modul (mit einem Paritätsbit) geliefert wird. Jedes Bit, von Bit 0 bis Bit 7 (und das Paritätsbit) verbindet zwei Chips durch Verbinden der Dateneingangs- und Ausgangsleitungen dieser Chips. Zeilenadressenleitungen RAS1 und RAS2 sind jeweils mit der Hälfte der Chips verbunden.
Das Bereitstellen dieser neun Paare ist ein nicht triviales Problem. Die normale Annahme würde sein, daß benachbarte Chips gepaart werden sollten. Aber solches Paaren würde ein fast unüberwindliches Leitungsüberkreuzungsproblem auf dem Substrat kreieren.
Eine Lösung ist in den Fig. 4B und 4C illustriert. Jede Leitung 36 auf dem Substrat 26 ist mit zwei Chips verbunden. Die Leitungen 36 auf einer Seite des Substrats sind mit den Dateneingangsanschlüssen auf den Chips und die Leitung 36 auf der anderen Seite des Substrats sind mit den Datenausgangsanschlüssen auf den Chips verbunden. Eine erste Verbindung 36 verbindet die beiden Chips miteinander, die an den beiden Enden angeordnet sind. Eine zweite Leitung 36 verbindet die beiden Chips miteinander, die jeweils am nächsten zu einem der beiden Endchips angeordnet sind. Eine dritte Leitung 36 verbindet die nächsten beiden Chips miteinander, die am nächsten zu den jeweiligen Endchips angeordnet sind; und so weiter, bis die letzten zwei miteinander verbundenen Chips benachbart zueinander sind.
Auf der Zugangsebene der gestapelten Chips hat einer der Streifen 32, welcher mit 32A gekennzeichnet ist, eine Lücke bei 32B, da die Gruppe der Chips auf einer Seite der Lücke eine gleiche Zeilenadressenleitung und die Gruppe der Chips auf der anderen Seite der Lücke auch eine gleiche Zeilenadressenleitung aufweisen, welche nicht mit der der ersten Gruppe verbunden ist. Diese einfache Busanordnung der Zeilenadressenleitungen wäre nicht möglich, wenn jeder Chip nicht gepaart mit einem Chip auf der anderen Seite der Lücke wäre, d. h., einem Chip in der anderen Gruppe.
Die Fig. en 11 bis 14 zeigen eine andere Ausführungsform der Erfindung, welche eine verstärkte Wärmeextraktionsstruktur liefert, dadurch daß in dem Stapel aus den IC-Chips Zwischenlagen aus einem Material hoher Wärmeleitfähigkeit enthalten sind. Die zusätzlichen Lagen dienen primär der Funktion der Wärmeleitung und können auch hilfreich beim Bereitstellen von zusätzlicher Fläche zum Halt der elektrischen Leiter sein.
Wärmedissipation ist normalerweise ein ernstes Problem, wenn Silizium-IC-Chips aufgestapelt werden. Jedoch können Stapel aus Galliumarsenid (GaAs)-IC-Chips verwendet werden, wenn eine viel höhere Betriebsgeschwindigkeit erwünscht wird. Da GaAs ein sehr schlechter Wärmeleiter ist und bei einem höheren Spannungsniveau als Silizium arbeitet, kann Wärme nicht effektiv aus dem Stapel der GaAs-Chips extrahiert werden, wenn nicht eine andere Stapelanordnung bereitgestellt wird.
Die gegenwärtige Erfindung verwendet Zwischenlagen, welche aus einem effektiven Wärmeleitungsmaterial hergestellt und zusammen mit den IC-Chips in dem Stapel enthalten sind.
Fig. 11 zeigt Komponenten einer gestapelten Chip-Packung mit wärmeleitenden Zwischenschichten. Eine Vielzahl von IC-Chips 60 sind alternierend in dem Stapel mit einer Vielzahl von wärmeleitenden Lagen 62 angeordnet. Die Chips können aus Silizium, Galliumarsenid oder anderen geeigneten Materialien zusammengesetzt sein, jedoch, wie zuvor bemerkt, ist die Notwendigkeit für Zwischenschichten 62 viel größer, wenn GaAs-Chips (oder ein Saphirsubstrat) verwendet wird, da solche Chips sowohl hohe Leistung benötigen als auch schlechte Wärmeleitfähigkeit aufweisen.
Das bevorzugte Material für die wärmeleitenden Lagen ist Berylliumoxyd (BeO). Dieses Material ist sowohl ein elektrischer Isolator als auch ein exzellenter Wärmeleiter.
Wenn sowohl die Chips (beispielsweise Galliumarsenid) und die Zwischenlagen (z. B. Berylliumoxyd) keine elektrischen Leiter sind, wird eine Verfahrensvereinfachung realisiert. Dort gibt es keine Notwendigkeit für die Ätzungs-Passivierungs- Abwischungsschritte des Stapels, wie sie für einen Siliziumstapel (siehe Pat. 4,525,921) benötigt würden.
Die IC-Chips 60 und die Zwischenlagen 62 müssen nicht immer alternierend sein. In einigen Situationen kann ein Paar von IC-Chips benachbarte Lagen zur Verfügung stellen. In der Figur ist die Dicke der Lagen 62 bezüglich des Dickeausmaßes der Chips 60 übertrieben. In einer praktischen Kombination kann jeder Chip 60 eine Dicke von 200 um (0,008 Inch) und jede Lage 62 eine Dicke von 500 um (0,020 Inch) haben. Zusätzlich zu den Zwischenlagen sind zwei extra wärmeleitende Lagen an einem Ende des Stapels enthalten und eine solche Lage an dem anderen Ende. Diese zugefügten Lagen liefern Grenzbereiche an den Stapelenden, um Schwierigkeiten beim Bearbeiten von dünnen Filmen zu eliminieren, die auftreten können, wenn die dünnen Filmleitungen an der Kante des Stapels enden. Die hinzugefügten Endlagen liefern außerdem einen Bereich zum Plazieren der Busleitungsbindungsvorsprünge, ohne Interferenz mit den individuellen Signalleitungen, die mit jeder Zugangsebenenleitung verbunden sind.
Nachdem ein laminierter Stapel 64 mit Klebelinien zwischen benachbarten Lagen gebildet worden ist, wird dem Stapel eine vernetzende Verdrahtung 66 auf seiner Verbindungsoberfläche (oder Zugangsfläche) aufgedruckt; und diese Fläche wird von einem stapeltragenden Substrat 68 getragen und ist an diesem befestigt. Die elektrische Verknüpfung zwischen der Verbindungsebene der gestapelten Chips und dem stapeltragenden Substrat kann durch das zuvor beschriebene Vorsprungsbonden gebildet werden. Nach dem Vorsprungsbonden zwischen den Vorsprüngen auf dem Stapel und den Vorsprüngen auf dem stapeltragenden Substrat 68 ist es wünschenswert, den übrigbleibenden Raum zwischen dem Stapel und seinem tragenden Substrat mit einem elektrisch isolierenden, thermisch leitenden Epoxydmaterial aufzufüllen. Diese Epoxydmaterial liefert einen zusätzlichen Wärmeflußweg sowie eine starke Verbindung zwischen dem Stapel und dem Substrat 68.
Das stapeltragende Substrat 68 kann aus Berylliumoxyd (BeO) gebildet sein, um maximale Wärmeleitfähigkeit zu liefern. Jedoch ist BeO nicht für Infrarotlicht transparent; und seine Verwendung macht das Ausrichten der Vorsprünge schwieriger. Aus diesem Grund kann Silizium in manchen Situationen als Material für das stapeltragende Substrat 68 bevorzugt sein.
Anschließend kann das stapeltragende Substrat auf einen Träger 70 aufgebracht und durch Befestigen eines Deckels 72 mit dem Träger 70 eingeschlossen werden. Vorzugsweise wird der Deckel 72 hermetisch mit dem Träger 70 durch Glas oder Rückflußlötmittel versiegelt.
Fig. 12 zeigt einen Teil des Stapels, in welchem die Zwischenlagen 62 nur die Funktion eines Wärmeübertragungsmittels haben. Die elektrischen Leitungen auf jedem IC-Chip 60 werden zu der Verbindungsebenenkante 74 des Chips geführt. Metallstreifen 76 werden durch Dünnfilmtechniken (oder Dickfilmtechniken) auf die Verbindungsebene aufgebracht; und geeignete elektrische Verbindungen von dem stapeltragenden Substrat werden direkt in Kontakt (über Anschlüsse und Vorsprünge) mit Leitungen an den Kanten der Chips gebracht.
Fig. 13 zeigt eine gestapelte Struktur, in welcher die Zwischenlagen 62a die zusätzliche Funktion des Bereitstellens von Oberflächen liefern, auf welchen elektrische Leiter ausgebildet werden, wobei sich die Leiter von den Anschlüssen der IC-Chips 60a zu der Verbindungsebene des Stapels ausbreiten. Es sind die an den Enden dieser Leiter ausgeformten Anschlüsse, welche elektrischen Kotakt mit den auf dem stapeltragenden Substrat ausgebildeten Anschlüssen (über gebondete Vorsprünge) machen.
Bei der Struktur von Fig. 13 wird angenommen, daß sich die elektrischen Leitungen 80 zu zwei Seiten (Kanten) von jedem IC-Chip 60a erstrecken. Metallstreifen 82, welche an zwei sich gegenüberliegenden Seiten 84 jeder Lage 62a ausgebildet sind, machen mit den individuellen Leitungen 80 in den Chips 60a Kontakt und tragen ihre entsprechenden Signale zu der flachen Oberfläche 86 auf der Oberseite der Lage 62a. Metallstreifen 88 (L-förmig) auf der Oberfläche 86 verknüpfen die entsprechenden Seitenstreifen 82 mit Leitungen auf der Verbindungsebene des Stapels. Diese Leitungen sind in Kontakt mit Metallstreifen 90, die auf der Verbindungsebene ausgebildet sind; und ihr elektrischer Kontakt mit Leitern auf dem stapeltragenden Substrat wird auf der obenbeschriebenen Weise erreicht.
Dieses System von elektrischen Leitern hat die Fähigkeit des Umlenkens der Leitungen an den Kanten der IC-Chips und ermöglicht einer großen Anzahl von Leitungen, die Verbindungsebene zu erreichen. In manchen Fällen ermöglicht dies die Verwendung von IC-Chips ohne Modifikationen der normalen Chip-Leitungen vom Verkäufer. Standard-IC-Chips haben Leitungen an zwei oder mehr Seiten. Daher werden nicht standardisierte Chips in Modulen benötigt, bei welchen alle Leitungen der Chips direkt zu der Zugangsebene (Verbindungsebene) gelangen müssen.
Die extensiven Leiterverdrahtungsanordnungen, die in Fig. 13 dargestellt sind, benötigen zusätzliche Verfahrensschritte hoher Präzision. Die Seitenleiter 82 sind Metallbeschichtungsstreifen, welche sich über die Kontaktierungskanten der Leitungen 80 auf den IC-Chips und über die Kontaktierungskanten der Leitungen an den Enden der Leitungsstreifen 88 auf der Oberfläche 86 ausbreiten. Dies liefert T-förmige Verbindungen, welche dazu gedacht sind, den funktionellen elektrischen Kontakt der Seitenleiter 82 sicherzustellen.
Fig. 14 ist eine vergrößerte Ansicht des Stapels von Fig. 13 und zeigt klarer die Anordnung der Seitenleiter 82 und der oberen Leiter 88, welche die IC-Leitungen von gegenüberliegenden Kanten jedes IC-Chips auf eine einzige Kante der Zwischenlagen, an der Zugangsebene, bringen.
Umleiten der Leitungen von den IC-Chips kann auch notwendig sein, wenn ein Stapel Chips von unterschiedlichen IC-Typen enthält, beispielsweise, Chips, welche unterschiedliche Funktionen durchführen. In solch einer Situation sind zwei Umleitungsverfahren möglich.
Das erste ist, verbindende metallische Leitungen auf die Rückseite jedes IC-Chips zu drucken, um die Leitungen zu einer anderen Ebene umzuleiten. Dies erfordert das Ausrichten der Scheibe (aus welcher der Chip abgetrennt wurde), von vorne bis hinten -- ein schwieriges und teures Verfahren. Auch, außer wenn alle Chips von diesem speziellen Typ auf demselben Stapel verwendet werden, die gleichen Umleitungsbedingungen benötigen und die gleichen Metalleitungsmuster aufweisen, kann es Probleme bei der Metallbeschichtung der Zugangsebene geben. Ein anderes Problem ist das Übersprechen zwischen den Umlenkleitungen (auf der Rückseite eines Chips) und der Schaltung auf dem benachbarten, darunter angeordneten, Chip.
Das zweite, und bevorzugte, Verfahren ist, Zwischenlagen als Leitersubstrate, wie oben beschrieben, zu verwenden. Das Ausbilden von Leitern auf einer Zwischenlage ist viel einfacher als das Ausbilden von Leitern auf der Rückseite eines Chips. Es wird kein Ausrichtungsverfahren, von vorne bis hinten, benötigt. Es wird das Übersprechen aufgrund der Nähe der Leiter vermieden. Zusätzlich ist es sehr vielseitig. Unterschiedliche Muster können für einen gegebenen Chip-Typ gemacht werden, durch welche ein Chip mit anderen Chips verbunden werden soll, ohne größere logistische und kostenbetreffende Überlegungen.
Die Verwendung von gut wärmeleitenden Zwischenlagen in einem Stapel aus IC-Chips ermöglicht allgemeine Verpackungstechnologien zu verwenden, um Verbesserungen der herkömmlichen Speicherchipdichte, der Betriebsgeschwindigkeit und bezüglich erhöhter Leistungsdissipationsansprüche zu erhalten, wenn alternierend Chipmaterialien mit niedriger Wärmeleitfähigkeit oder erhöhtem Wärmeverbrauch entwickelt werden. Und auch dort, wo das erneute Aufbringen von Metall schichten auf IC-Chipleitungen unpraktisch ist, oder unterschiedliche Typen von IC-Chips aufeinandergestapelt werden, werden Zwischenlagen für ein praktisches Verfahren des Umlenkens von elektrischen Leitern bereitgestellt.
Aus der vorangegangenen Beschreibung wird deutlich, daß das Verfahren und die Vorrichtung, die in dieser Anmeldung offenbart worden sind, die signifikanten funktionellen Vorteile bereitstellen, die in dem einleitenden Teil der Beschreibung zusammengefaßt sind.
Die folgenden Ansprüche haben nicht als Ziel, nur die speziellen, offenbarten Ausführungsbeispiele abzudecken, sondern decken auch die erfinderischen Konzepte, die hierin erklärt wurden, mit der maximalen Breite und dem maximalen Verständnis ab, wie durch den Stand der Technik ermöglicht wird.

Claims

1. Verfahren zum Herstellen einer eine elektronische Schaltung hoher Dichte enthaltenden Baueinheit, das die folgenden Schritte umfaßt;

Bereitstellen einer Vielzahl von integrierten Schaltungschips (22; 60, 60a), wobei jeder eine Mannigfaltigkeit von dichtstehenden elektrischen Leitungen an einer oder mehrerer seiner Kanten aufweist;

Aufstapeln und Verbinden der integrierten Schaltungschips zu einem Aufbau mit einer Zugangsebene (28), auf welcher ein zweidimensionales Feld von besagten dichtstehenden elektrischen Leitungen vorhanden ist;

Bilden einer Vielzahl von leitenden Anschlüssen (32) und einer Vielzahl von leitenden Kontakten (30) auf der Zugangsebene, in direktem oder indirektem elektrischen Kontakt mit den Chipleitungen;

Bereitstellen eines stapeltragenden Substrats (26), das die gestapelten Chips trägt und eine Vielzahl von darauf gebildeten leitenden Anschlüssen (36, 37, 39, 40) und eine Vielzahl von leitenden Kontakten aufweist;

wobei die leitenden Kontakte auf der Zugangsebene in genau an die leitenden Kontakte auf dem stapeltragenden Substrat angepaßter Beziehung angeordnet sind;

Abdecken entweder des Substrats oder der Zugangsebene mit einer Isolationsschicht, die durch sie hindurchgehende, an die leitenden Kontakte auf dem Substrat und der Zugangsebene angepaßte Öffnungen aufweist;

setzen von elektrisch leitenden Bindungsvorsprüngen (31, 34, 48, 42) auf die leitenden Kontakte sowohl der Zugangsebene als auch des Substrats;

Ausrichten der Bindungsvorsprünge (38, 42) auf dem Substrat zu denen (31, 34) auf der Zugangsebene; und

Benutzen von Wärme und/oder Druck, um die ausgerichteten Bindungsvorsprünge miteinander zu verbinden, wodurch eine Vielzahl von parallelen elektrischen Verbindungen zwischen der Zugangsebene und dem Substrat geschaffen wird.

2. Verfahren nach Anspruch 1, gekennzeichnet durch:

Einstreuen einer Vielzahl von Zwischenschichten (62, 62a) in den Stapel der integrierten Schaltungschips (60, 60a), die aus einem Material mit hoher Wärmeleitfähigkeit gebildet sind, um dem Stapel Wärme zu entziehen.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Material der Zwischenschichten Berylliumoxid ist.

4. Verfahren nach Anspruch 2, gekennzeichnet durch:

Bilden elektrischer Leiter (82, 88) auf zumindest einer der Zwischenschichten (62a), die die Leitungen (80) auf den integrierten Schaltungschips (62a) mit den leitenden Anschlüssen (90) auf der Zugangsebene des gestapelten Aufbaus verbinden.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Leitungen auf den integrierten Schaltungschips direkt mit der Zugangsebene verbunden sind.

6. Verfahren nach Anspruch 1, gekennzeichnet durch:

Enthalten von parallelen Leitern (36) in den leitenden Anschlüssen auf dem stapeltragenden Substrat, die elektrisch mit jedem Chip verbunden sind, wobei ein Leiter (37) diese Leiter verkettet, und eine reduzierte Anzahl von parallelen Leitern (39) von dem verkettenden Leiter zu einer externen Schaltung führt;

Bestimmen, ob irgendein Chip in dem gestapelten Aufbau defekt ist; und

Entfernen von Bereichen des verkettenden Leiters, um den defekten Chip von der externen Schaltung zu isolieren.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat für bestimmte Bestrahlungswellenlängen transparent ist, und daß die Ausrichtung der Bindungsvorsprünge auf der Zugangsebene zu denen auf dem Substrat durch Lenken solcher Bestrahlung durch die Oberfläche des Substrats, die gegenüber ihrer schaltungstragenden Oberfläche liegt, bewerkstelligt wird.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der zwischen der Zugangsebene und dem Substrat verbleibende Abstand nach dem Vorsprungsbindungsprozeß mit einem wärmeleitenden, nicht elektrisch leitenden Klebstoff (51) gefüllt wird.

9. Elektronisches Modul hoher Dichte, das folgendes umfaßt:

eine Vielzahl von integrierten Schaltungschips (22), wobei jeder elektrische Leitungen aufweist, die sich zumindest zu einer Seite des Chips erstrecken;

wobei die Chips aneinander befestigt sind, um einen integrierten Stapel (24) zu liefern, in welchem die elektrischen Leitungen auf den Chips direkt oder indirekt mit einer zweidimensionalen Zugangsebene (28) verbunden sind;

ein stapeltragendes Substrat (26), welches elektrische Leiter aufweist und einen Träger für die gestapelten Chips bereitstellt;

eine erste Gruppe von Bindungsvorsprüngen (31, 34), die auf der Zugangsebene des Stapels aufgesetzt sind;

eine zweite Gruppe von Bindungsvorsprüngen (38, 42), die auf den Leitern des stapeltragenden Substrats aufgesetzt sind; einen Isolator auf der Oberfläche entweder der Zugangsebene des Stapels oder des stapeltragenden Substrats, der besagte Oberfläche außer an den Bindungsvorsprüngen überdeckt;

wobei jeder Bindungsvorsprung auf dem Stapel mit einem Bindungsvorsprung auf dem Substrat verbunden ist, um parallele elektrische Kontakte zwischen dem Stapel und dem Substrat an ausgewählten leitenden Kontakten derselben zu liefern.

10. Modul nach Anspruch 9, gekennzeichnet durch:

eine Lage eines wärmeleitenden Klebstoffmaterials (51) zwischen dem Stapel und dem Substrat, außer an den Verbindungsstellen der Bindungsvorsprünge.

11. Modul nach Anspruch 9, gekennzeichnet durch:

eine Vielzahl von Zwischenschichten (62, 62a) in dem Stapel mit den integrierten Schaltungschips (60), die aus Material mit hoher Wärmeleitfähigkeit gebildet sind.

12. Modul nach Anspruch 11, dadurch gekennzeichnet, daß das Material der Zwischenschichten Berylliumoxid ist.

13. Modul nach Anspruch 11, gekennzeichnet durch:

elektrische Leiter (82, 88), die zumindest auf einigen der Zwischenschichten (62a) als elektrische Verbindungen zwischen den elektrischen Leitungen (80) auf den integrierten Schaltungschips (60a) und der Zugangsebene des Stapels gebildet sind.

14. Modul nach Anspruch 9, dadurch gekennzeichnet, daß die elektrischen Leitungen auf den integrierten Schaltungschips auf der Zugangsebene des Stapels sind.