DE3026183C2 - - Google Patents

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Description

Die Erfindung betrifft eine Halbleiteranordnung gemäß dem Oberbegriff des Anspruchs 1. Eine solche Halbleiteranordnung ist aus der DE-OS 26 07 403 bekannt.
Derartige Halbleiteranordnungen sind mit dem Ziel entwickelt worden, in verschiedensten Gebieten Vorrichtungen mit hohen Verarbeitungsgeschwindigkeiten zu entwickeln, insbesondere bei Datenverarbeitungssystemen. In diesem Zusammenhang ist eine Halbleiteranordnung mit mehreren IC-Bauelementen (Chips) auf einem Substrat mit mehrschichtigem Aufbau entwickelt und eingesetzt worden. Hierzu wird weiterhin auf einen Aufsatz von Anthony Durniak mit dem Titel "IBM has a message: the 4300" in der Zeitschrift Electronics, S. 85 bis 86, 15. Febr. 1979. Diese bekannten Halbleiteranordnungen weisen mehrere auf einem mehrschichtigen Substrat angeordnete Chips und mehrere I/O-Anschlüsse (Anschlüsse für Eingangs- und Ausgangssignale) zur Verbindung mit anderen Schaltungsteilen auf der Rückseite des Substrats auf. Bei derartigen Halbleiteranordnungen müssen jedoch mehrere Signalleitungen durch das Substrat zur Verbindung mit den Chips und den Anschlüssen hindurchgeführt werden, was zu einem komplizierten Aufbau und daher zu schwieriger Herstellung führt. Da es ferner schwierig ist, den Aufbau so zu gestalten, daß die von den Chips erzeugte Wärme zur Rückseite des Substrats der Anordnung abgeführt wird, muß eine Kühleinrichtung vorgesehen werden, um die Wärme von der Oberseite des Substrats abzuführen. Bei derartigen IC-Gehäusen kann jedoch keine ausreichende Wärmeabfuhr erreicht werden.
Aus der DE-OS 27 58 140 ist es bekannt, mehrere kastenförmige Deckel über jeweils mindestens einen Chip anzuordnen. Dabei werden die Verbindungen der einzelnen Chips durch Stifte hergestellt, die sich durch eine mehrlagige gedruckte Verdrahtung erstrecken.
Die DE-OS 26 07 403 beschreibt eine luftgekühlte Packung für Halbleiterschaltungen hoher Packungsdichte. Ein Multilayer- Keramiksubstrat weist mehrere Pins auf, die sich vom Chip bzw. dessen Anschlüssen durch das Substrat zu dessen Unterseite erstrecken. Da die Chips jedoch auf der Oberseite des Substrates angeordnet und ihre Anschlußflecken dem Substrat zugewandt sind, kann die von den Chips erzeugte Wärme nicht wirksam abgeführt werden.
Der Erfindung liegt die Aufgabe zugrunde, die Wärmeableitung von den Chips in die Umgebung zu verbessern sowie die Längen der Verbindungsleitungen zwischen den Anschlußflecken der Chips und den Außenanschlüssen der Halbleiteranordnung möglichst kurz zu halten.
Diese Aufgabe wird durch die Halbleiteranordnung mit den Merkmalen des Patentanspruchs 1 gelöst.
Die Erfindung wird nachstehend mit Bezug auf die anliegende Zeichnung näher erläutert. Es zeigt:
Fig. 1 eine Halbleiteranordnung entsprechend der DE-OS 27 58 140,
Fig. 2A bis 2G eine erste Ausführungsform und
Fig. 3 eine zweite Ausführungsform der vorliegenden Erfindung.
Gemäß Fig. 1 weist die bekannte Halbleiteranordnung mehrere auf einem mehrschichtigen Keramiksubstrat 11 angeordnete Chips 14 und mehrere Außenanschlüsse bzw. Anschlußzapfen 13 auf der Rückseite des Substrats auf. Das mehrschichtige Substrat 11 weist jeweils zwischen zwei isolierenden Schichten eine leitfähige Schicht auf. Alle Zapfen 13 sind in einer Fläche von 10× 10 cm² gleich der Gesamtfläche der Rückseite des Substrats in Abständen von 2,54 mm vorgesehen, so daß insgesamt 40×40 = 1600 Zapfen auf der Rückseite des Gehäuses angeordnet werden können. Dieses Gehäuse hat jedoch einen sehr komplizierten Verdrahtungsaufbau und erfordert ein kompliziertes Herstellungsverfahren.
Gemäß Fig. 2A weist eine erste Ausführungsform der Erfindung ein mehrschichtiges Aluminiumoxid-Keramik-Substrat 21 ähnlich dem Substrat 11 in Fig. 1, mehrere auf dem Substrat 21 angeordnete Chips 24 mit einer Größe von jeweils 3×3 mm² bis 5×5 mm², mehrere Aluminiumoxid-Keramik-Deckel 22 mit einer Größe von jeweils 13×13 mm² und auf dem Deckel mehrere Außenanschlüsse bzw. äußere Anschlußzapfen 23 aus Nickel, Kobalt oder Eisen auf.
Die Zapfen 23 sind mit den auf dem Substrat 21 ausgebildeten ersten Verbindungsleitungen bzw. Signalleitungen 26 (Fig. 2E) über zweite Verbindungsleitungen bzw. Signalleitungen 25 (Fig. 2D) elektrisch verbunden, die auf den Oberseiten jedes Deckels 22 ausgebildet sind. Auf jedem Deckel 22 sind 24 Zapfen 23 vorgesehen. Anstelle mehrerer Deckel 22 kann auch nur ein Deckel verwendet werden.
Fig. 2B zeigt eine Querschnittsansicht entlang der Linie A-A′ in Fig. 2A. Die Zapfen 23 auf jedem Deckel 22 können auf der Oberfläche des Substrats 21 etwa gleichförmig angeordnet sein. Die von jedem Chip 24 erzeugte Wärme kann zur Rückseite des Substrats 21 abgeführt werden, etwa unter Verwendung von Kühlkörpern 40 aus Aluminium oder Kupfer zur Luftkühlung.
Bei der Ausführungsform gemäß Fig. 2C weist die Kühlvorrichtung einen Wärmeaustauscher aus Aluminium oder Kupfer zur Kühlung mittels einer Flüssigkeit auf, durch den die Kühlflüssigkeit entsprechend den eingezeichneten Pfeilen strömt. Innerhalb des Wärmeaustauschers zirkuliert die Kühlflüssigkeit und führt dadurch die Wärme von den Chips 24 zur Rückseite des Substrats 21 ab.
Die gemäß Fig. 2D auf jedem Deckel 22 ausgebildeten Signalleitungen 25 bestehen aus Molybdän oder Wolfram und sind durch ein Druckverfahren aufgebracht. Jede Leitung 25 ist mit dem zugehörigen Zapfen 23 und der zugehörigen Signalleitung 26 elektrisch verbunden.
Die Deckel 22 sind auf dem Substrat 21 jeweils aufgelötet oder aufplattiert, so daß die Verbindung der Signalleitungen 25 und der Leitungen 26 sowie der Schutz der Chips erreicht wird.
Gemäß den Fig. 2E und 2F wird zur elektrischen Verbindung zwischen dem Deckel 22 und dem Substrat 21 der Zapfen 23 A des Deckels 22 mit dem Chip 24 über die Signalleitung 25 des Deckels 22 und die Signalleitung 26 verbunden. Der Anschluß 24 B des Chips 24 ist ferner mit dem Außenanschlußzapfen 23 B des anderen Deckels 22 über eine Signalleitung 42 im Substrat 21 verbunden. Die verbleibenden Zapfen des Deckels 22 sind ebenfalls mit den nicht dargestellten, von dem anderen Deckel 22 verdeckten Chips verbunden. Das Verdrahtungsmuster des Substrats 21 wird durch Integrieren eines dicken isolierenden Films und eines dünnen Metallfilms durch ein Sprühverfahren, durch Plattieren oder durch Ätzen gebildet.
Bei dem in Fig. 2G dargestellten Ausführungsbeispiel des Deckels 22 ist in dessen Oberseite eine Bohrung 27 vorgesehen. Der Deckel 22 kann nach dem Befestigen auf dem Substrat 21 durch die Bohrung 27 ausgewaschen werden. Ferner können durch Einbringen eines Materials, beispielsweise eines Harzes, durch die Bohrung die Chips geschützt werden.
Im allgemeinen hängt die Anzahl der Anschlußzapfen von der Anzahl aller tatsächlich auf dem Substrat vorhandenen Schaltkreise ab. Diese Abhängigkeit folgt nach dem Aufsatz "On a Pin Versus Block Relationship For Partitions of Logic Graphs" in der Zeitschrift IEEE TRANSACTIONS ON COMPUTERS, Bd. C-20, Nr. 12, S. 1469 bis 1479, Dezember 1971, im wesentlichen der nachstehenden empirischen Regel (sogenannte "Rent-Regel"):
P = KB r (1)
wobei
P = Anzahl der erforderlichen Anschlußzapfen, K = eine Konstante, B = Anzahl der auf dem Substrat vorhandenen Schaltkreise, r = eine Konstante, die im allgemeinen einen Wert von 0,57 bis 0,75 annimmt.
Unter der Annahme, daß die Anzahl der verwendeten Anschlußzapfen und der verwendeten Schaltkreise für jeden Chip gleich sind, erhält man die nachstehende Formel (2):
wobei
P T = Anzahl der je Deckel erforderlichen Anschlußzapfen, P IC = Anzahl der auf einem Chip vorgesehenen Anschlüsse B IC = Anzahl der Schaltkreise je Chip, n = Anzahl der durch einen Deckel abgedeckten Chip, N = Anzahl der auf dem Substrat vorhandenen Deckel.
Die Gesamtzahl P AT der an dem durch einen Deckel abzudeckenden Chip vorgesehenen Anschlüsse erhält man durch die nachstehende Formel:
nP IC = nKB IC r (3)
daher ist die Anzahl P T der Anschlüsse je Deckel gleich 1/(nN) I-r multipliziert mit der Anzahl P AT .
Dies bedeutet, daß
1/(nN) I-r = 1/360,4 = 1/4,2 ,
wobei n=4, N=9 und r=0,6.
Dies zeigt, daß die Anzahl der bei der erfindungsgemäßen Lösung erforderlichen Anschlüsse sehr gering ist.
Die in Fig. 3 dargestellte zweite Ausführungsform weist ein mehrschichtiges Aluminiumoxid-Keramik-Substrat 31 ähnlich dem Substrat 21 der Fig. 2, mehrere Chips 34 auf dem Substrat 31 sowie mehrere Außenanschlüsse 33 auf der einen Seite der ebenen Deckel 33 auf. Die Außenanschlüsse 33 sind mit den auf dem Substrat 31 vorgesehenen Schaltkreisen nicht mit Hilfe der Seiten des Deckels gemäß der ersten Ausführungsform elektrisch verbunden, sondern auf den zwei Seiten jedes Außenanschlusses 33. Dies bedeutet, daß die Außenanschlüsse 33 mit dem Substrat 31 über die vorher vorgesehenen Leitungen 37 verbunden sind.
Die Substrate 21 und 31 können aus einer leitfähigen Schicht aufgebaut sein.

Claims (4)

1. Halbleiteranordnung mit
  • a) einer Mehrzahl auf der einen Oberfläche eines Substrates (21, 31) angeordneten, jeweils integrierte Schaltungen, insbesondere integrierte Logikschaltungen, tragende Chips (24, 34), wobei das Substrat zur Ableitung der in den Chips beim Betrieb anfallenden elektrischen Verlustwärme ausgebildet ist,
  • b) auf dem Substrat bzw. innerhalb des Substrates ausgebildeten ersten elektrischen Verbindungsleitungen (26, 42),
  • c) wobei die Chips (24, 34) auf ihrer ersten Hauptfläche jeweils Anschlußflecken aufweisen und die Anschlußflecken über mehrere der ersten Verbindungsleitungen (26, 42) sowie
  • d) über zweite elektrische Verbindungsleitungen (25, 37) mit den Außenanschlüssen (23, 33) der Halbleiteranordnung verbunden sind,
  • e) mindestens einem auf der einen Oberfläche des Substrates (21, 31) angeordneten Deckel (22, 32), welcher mindestens einen Chip (24, 34) abdeckt,
  • f) wobei die Außenanschlüsse (23, 33) auf der den Chips (24, 34) abgewandten, nach außen weisenden Seite des Deckels angeordnet sind,
dadurch gekennzeichnet,
  • g) daß die Chips (24, 34) auf der einen Oberfläche des Substrates so angeordnet sind, daß deren Anschlußflecken dem jeweiligen Deckel (22, 32) zugewandt sind und die Chips mit ihrer zweiten, der ersten Hauptfläche abgewandten Seite auf der Substratoberfläche aufliegen,
  • h) daß mehrere, verschiedene Chips abdeckende Deckel (22, 32) vorgesehen sind, die kastenförmig mit rechteckiger Grundfläche ausgebildet und mit der Grundfläche nach oben auf das Substrat aufgesetzt sind,
  • i) daß die zweiten Verbindungsleitungen (25, 37) auf der nach außen weisenden Oberfläche der kastenförmigen Deckel (22, 32) ausgebildet sind, wobei die zweiten Verbindungsleitungen jeweils mit entsprechenden Außenanschlüssen (23, 33) direkt verbunden sind, und
  • j) daß mindestens eine der ersten Verbindungsleitungen (26, 42) innerhalb des Substrates ausgebildet und mit einer zweiten Verbindungsleitung (25, 37) verbunden ist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Außenanschlüsse als Anschlußzapfen (23) ausgebildet sind.
3. Halbleiteranordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die Außenanschlüsse als Anschlußflächen (33) ausgebildet sind.
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