JPS5927569A - 半導体スイツチ素子 - Google Patents
半導体スイツチ素子Info
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- JPS5927569A JPS5927569A JP57136261A JP13626182A JPS5927569A JP S5927569 A JPS5927569 A JP S5927569A JP 57136261 A JP57136261 A JP 57136261A JP 13626182 A JP13626182 A JP 13626182A JP S5927569 A JPS5927569 A JP S5927569A
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- 239000000758 substrate Substances 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract 1
- 230000001788 irregular Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
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- 244000111306 Torreya nucifera Species 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体スイッチ素子に関する。
従来、半導体スイッチ素子として最も多用されているバ
イポーラ・トランジスタにおいて、大きな電流、電圧を
扱う場合、次のような欠点を有していた。
イポーラ・トランジスタにおいて、大きな電流、電圧を
扱う場合、次のような欠点を有していた。
（１）電流分布が不均一で、局部的に電流が集中するた
め、有効なエミッタ面積が減り（たとえばＧＴＯと比較
して４０％）、その利用効率が悪い。
め、有効なエミッタ面積が減り（たとえばＧＴＯと比較
して４０％）、その利用効率が悪い。
このためチップ面積が大型化し、コスト高となっていた
。
。
（２）電流の不均一性に基づきエミッタ・ベース間のバ
イアス県記も不均一となり、スイッチ・オフ時の過剰キ
ャリアを引抜く動作が鳩首によって緩慢になり、高スピ
ードが得られなかった。
イアス県記も不均一となり、スイッチ・オフ時の過剰キ
ャリアを引抜く動作が鳩首によって緩慢になり、高スピ
ードが得られなかった。
このようなバイポーラ・トランジスタに対しでＭＯＳ・
トランジスタにおいてｔ」１、ＯＮ抵抗が大きく、大電
流密度を扱うことが困難であり、しかも耐圧を高めるこ
とが難しいという欠点があった。
トランジスタにおいてｔ」１、ＯＮ抵抗が大きく、大電
流密度を扱うことが困難であり、しかも耐圧を高めるこ
とが難しいという欠点があった。
本発明の目的は、このような欠点に鑑み′Ｃなされたも
のであり、バイポーラ・トランジスタにおける電流？ｒ
１度の不均一性を、エミッタに直列に接続したΔ４０８
・トランジスタのＯＮ抵抗によってエミツタ面全面に均
一に分布させることによシ、エミッタの面積利用率を上
げ、チップ面積を縮小し低コスト化を図るとともに、高
速スイッチングを可能とした半導体スイッチング素子を
提供するものである。
のであり、バイポーラ・トランジスタにおける電流？ｒ
１度の不均一性を、エミッタに直列に接続したΔ４０８
・トランジスタのＯＮ抵抗によってエミツタ面全面に均
一に分布させることによシ、エミッタの面積利用率を上
げ、チップ面積を縮小し低コスト化を図るとともに、高
速スイッチングを可能とした半導体スイッチング素子を
提供するものである。
以下、実施例を用いて本発明の詳細な説明する。
第１図は本発明による半導体スイッチング素子の一実施
例を示す回路図である。同図において、バイポーラ・ト
ランジスタ１があり、このバイポーラ・トランジスタ１
はコレクタ１６、ベースｌｂ、エミッタ１．．〜１．。
例を示す回路図である。同図において、バイポーラ・ト
ランジスタ１があり、このバイポーラ・トランジスタ１
はコレクタ１６、ベースｌｂ、エミッタ１．．〜１．。
を有する。ここでエミッタ１．１〜１０．はマルチ構造
となっているものである。一方、エンハンスメント型の
ＭＯＳ・トランジスタ２．〜’２ ｌｌがあυ、前記バ
イポーラ・トランジスタ１のエミッタ１．１〜１．、は
それぞれ、ドレイン２ａ１〜２ａ＋＋に接続されている
。
となっているものである。一方、エンハンスメント型の
ＭＯＳ・トランジスタ２．〜’２ ｌｌがあυ、前記バ
イポーラ・トランジスタ１のエミッタ１．１〜１．、は
それぞれ、ドレイン２ａ１〜２ａ＋＋に接続されている
。
また、−ＭＯＳ・トランジスタ２１〜２イの各ゲートは
共−過接続され、Ｇ極として取出され、また各ソース２
．．〜２．１も共通接続されてＥ極として取出されてい
る。
共−過接続され、Ｇ極として取出され、また各ソース２
．．〜２．１も共通接続されてＥ極として取出されてい
る。
このような回路からなる半導体スイッチング素子は、た
とえば第２図のような構成からなっている。Ｎ１型半導
体基板１０上にＮ−型層１１が形成され、このＮ−型層
１１上にはＰ型層１２が形成されている。また、前記Ｎ
１型半導体基板１０の裏面にはたとえば蒸着等により金
属層９が被着され、ｃｆｉＳを構成している。前記Ｐ型
層１２の主表面には選択的にＮ型拡散層１３が複数個形
成され、またこのＮ型拡散層１３内にｅよｌ）型拡散層
１４、さらにこのＰ型拡散層１４内にはＮ＋型型数散層
１５形成されている。ここで、前記Ｎ型拡散層１３はバ
イポーラ・トランジスタのエミッタとへ、ｊ ＯＳ・ト
ランジスタのドレインとを兼ねてお。
とえば第２図のような構成からなっている。Ｎ１型半導
体基板１０上にＮ−型層１１が形成され、このＮ−型層
１１上にはＰ型層１２が形成されている。また、前記Ｎ
１型半導体基板１０の裏面にはたとえば蒸着等により金
属層９が被着され、ｃｆｉＳを構成している。前記Ｐ型
層１２の主表面には選択的にＮ型拡散層１３が複数個形
成され、またこのＮ型拡散層１３内にｅよｌ）型拡散層
１４、さらにこのＰ型拡散層１４内にはＮ＋型型数散層
１５形成されている。ここで、前記Ｎ型拡散層１３はバ
イポーラ・トランジスタのエミッタとへ、ｊ ＯＳ・ト
ランジスタのドレインとを兼ねてお。
シ、それらは共通接続されたものとなっている。
各Ｎ型拡散層１３の間のＰ型層１３からは電極１８が引
き出され、これらは共通接続されてＢ極となっている。
き出され、これらは共通接続されてＢ極となっている。
また、各Ｎ０型拡蔽層１４からは電極１７が引き出され
、これらは共通接続されてＥ極となっている。さらに、
前記１「、極１８と１７との間のＰ型拡散層１４上の領
域には絶縁膜１９を介してゲート電極１６が形成され、
これらは共通接続されてＧ極となっている。
、これらは共通接続されてＥ極となっている。さらに、
前記１「、極１８と１７との間のＰ型拡散層１４上の領
域には絶縁膜１９を介してゲート電極１６が形成され、
これらは共通接続されてＧ極となっている。
このように構成した半導体スイッチング素子は次のよう
にして使用される。第３図に示すように、半導体スイッ
チ素子３のＣ極に負荷４を接続しこの負荷４の他端と、
接地されたＥ極との間に電源５を接続する。半導体スイ
ッチング素子３０Ｂ極には電源６から抵抗８を介しでバ
イアス電流が与見られるようにする。′また、半導体ス
イッチング素子３０Ｇ極には、たとえばＭＯＳ−ＬＳＩ
等からなるゲート７から論理出力が与えられる。
にして使用される。第３図に示すように、半導体スイッ
チ素子３のＣ極に負荷４を接続しこの負荷４の他端と、
接地されたＥ極との間に電源５を接続する。半導体スイ
ッチング素子３０Ｂ極には電源６から抵抗８を介しでバ
イアス電流が与見られるようにする。′また、半導体ス
イッチング素子３０Ｇ極には、たとえばＭＯＳ−ＬＳＩ
等からなるゲート７から論理出力が与えられる。
このような接続において、Ｇ極に信号電圧が印加されな
いときはＮチャンネルエンハンスメントＭＯ８・トラン
ジスタ２１〜．は０１ｉ’ Ｆ状態となっている。この
ため、バイポーラ・トランジスターはカットオフ状態を
保つことになる。Ｇ極に信号電圧が加わると、ＭＯＳ・
トランジスタ１は抵抗８を介して供給されるバイアス電
流で駆動されＯＮとなる。
いときはＮチャンネルエンハンスメントＭＯ８・トラン
ジスタ２１〜．は０１ｉ’ Ｆ状態となっている。この
ため、バイポーラ・トランジスターはカットオフ状態を
保つことになる。Ｇ極に信号電圧が加わると、ＭＯＳ・
トランジスタ１は抵抗８を介して供給されるバイアス電
流で駆動されＯＮとなる。
この際、エミッタ１１〜１０、に接続されたＭＯＳ−ト
ランジスタのソース・ドレイン間は多数キャリア伝導状
態とな９ｒ、は数十ΩのＯＮ抵抗となる。この結果、エ
ミッタ電流は 量、＝、ｉ、（ｅｋｒ −１） ・・・ （１
）となり、温度影響によるｉ、の依存性が「、の大にと
もなって小さくすることができる。このことは熱−電流
の止り（秒速作用を小さくすることができ、電流の局部
集中を避けることができる。このため、エミツク面積の
有効使用効率を向上でき、同じ電流８１丘のものを小面
積で実現することができる。
ランジスタのソース・ドレイン間は多数キャリア伝導状
態とな９ｒ、は数十ΩのＯＮ抵抗となる。この結果、エ
ミッタ電流は 量、＝、ｉ、（ｅｋｒ −１） ・・・ （１
）となり、温度影響によるｉ、の依存性が「、の大にと
もなって小さくすることができる。このことは熱−電流
の止り（秒速作用を小さくすることができ、電流の局部
集中を避けることができる。このため、エミツク面積の
有効使用効率を向上でき、同じ電流８１丘のものを小面
積で実現することができる。
また、電流分布が均一化された結果、ペース層における
蓄積キャリア川も各エミッタ・ペース接合で均一化され
、スイッチ・オフ時にその消滅も単位面積当夛平均速度
で進行するため高速に行なわれるようになる。
蓄積キャリア川も各エミッタ・ペース接合で均一化され
、スイッチ・オフ時にその消滅も単位面積当夛平均速度
で進行するため高速に行なわれるようになる。
以上述べたように、本実施例の半導体スイッチ素子はＭ
ＯＳ）ランジスタに駆動入力を与えるｔｌつ成であるた
め、直流的な入力インピーダンスはほぼ無限大であり、
ＬＳＩその他のへ・１０Ｓ論理素子で直接、駆動が可能
となる。またＭ゛Ｏ８・トランジスタ、バイポーラ・ト
ランジスタ、あるいは他の複合素子に比べて次の利点が
あることが判る。
ＯＳ）ランジスタに駆動入力を与えるｔｌつ成であるた
め、直流的な入力インピーダンスはほぼ無限大であり、
ＬＳＩその他のへ・１０Ｓ論理素子で直接、駆動が可能
となる。またＭ゛Ｏ８・トランジスタ、バイポーラ・ト
ランジスタ、あるいは他の複合素子に比べて次の利点が
あることが判る。
（１１ＭＯ８・パワートランジスタに比べ、出、力段が
バイポーラトランジスタであるため、飽和電圧が低く、
かつ大電流容置のものが得られる。
バイポーラトランジスタであるため、飽和電圧が低く、
かつ大電流容置のものが得られる。
（２）ＭＯＳ・パワートランジスタ、ＭＯ８Ｏ８入力バ
イポーラトランジスタべ、ＭＯＳ）ランジスタは負荷電
圧に耐える必要がなく、極めて低耐圧で済むため、高耐
圧空乏層（Ｉ］一層）が無く、したがって、同層の容量
が入力容量とならず、交流的にも高インピーダンスにで
き、容量負荷が小さくなシ、論理素子で低電、圧に、し
かも高速に駆動できる。
イポーラトランジスタべ、ＭＯＳ）ランジスタは負荷電
圧に耐える必要がなく、極めて低耐圧で済むため、高耐
圧空乏層（Ｉ］一層）が無く、したがって、同層の容量
が入力容量とならず、交流的にも高インピーダンスにで
き、容量負荷が小さくなシ、論理素子で低電、圧に、し
かも高速に駆動できる。
（３）バイポーラ素子に比べ、入力インピーダンスが高
く駆動が容易、かつ電流分布が平均化しているため、有
効エミッタ面積が広く、同電流定格の素子を小型、低コ
ストで実現できる。
く駆動が容易、かつ電流分布が平均化しているため、有
効エミッタ面積が広く、同電流定格の素子を小型、低コ
ストで実現できる。
本実施例では、第２図に示すように、Ｐ型拡散層１４お
よびＮ１型拡散層１５が形成されるＮ低拡散ｆ＠１３は
複数個独立に形成されたものであるが、これを互いに接
続し、第４図に示すように、これをたとえば蛇行状に形
成して形成するようにしてもよいことはいうまでもない
。
よびＮ１型拡散層１５が形成されるＮ低拡散ｆ＠１３は
複数個独立に形成されたものであるが、これを互いに接
続し、第４図に示すように、これをたとえば蛇行状に形
成して形成するようにしてもよいことはいうまでもない
。
以上述べたように、本発明による半導体スイッチング素
子によれば、エミッタの面積利用率を上げ、チップ面積
を縮小し低コスト化を図るととも釦、高速スイッチング
を可能にすることができる。
子によれば、エミッタの面積利用率を上げ、チップ面積
を縮小し低コスト化を図るととも釦、高速スイッチング
を可能にすることができる。
第１図は本発明による半導体スイッチング素子の一実施
例を示す回路図、第２図は前記半導体スイッチング素子
の一実施例構造な示す断面図、第３図は前記半導体スイ
ッチング素子の駆動方法を示す回路図、第４図は前記半
導体スイッチング素子の他の実施例を示す断面図である
。 １・・・バイポーラ・トランジスタ、３・・・半導体ス
イッチ素子、４・・・負荷、５，６・・・電源、７、・
・・ゲート、第 ｌ 目 草２ 目 茅３ 口 茅４目 ノ７
例を示す回路図、第２図は前記半導体スイッチング素子
の一実施例構造な示す断面図、第３図は前記半導体スイ
ッチング素子の駆動方法を示す回路図、第４図は前記半
導体スイッチング素子の他の実施例を示す断面図である
。 １・・・バイポーラ・トランジスタ、３・・・半導体ス
イッチ素子、４・・・負荷、５，６・・・電源、７、・
・・ゲート、第 ｌ 目 草２ 目 茅３ 口 茅４目 ノ７
Claims (1)
- １、バイポーラ・トランク〆りのエミッタ電極な複数個
形成し、この各エミッタ電極と同数のＭＯＳ・トランジ
スタの各ドレイン極とをそれぞれ接続するとともに１各
ＭＯ８・トランジスタのゲート極およびソース極をそれ
ぞれ共通に接続してなることを特徴とする半導体スイッ
チ素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136261A JPS5927569A (ja) | 1982-08-06 | 1982-08-06 | 半導体スイツチ素子 |
| US06/518,696 US4585962A (en) | 1982-08-06 | 1983-07-29 | Semiconductor switching device utilizing bipolar and MOS elements |
| DE19833328407 DE3328407A1 (de) | 1982-08-06 | 1983-08-05 | Halbleiterschaltanordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136261A JPS5927569A (ja) | 1982-08-06 | 1982-08-06 | 半導体スイツチ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927569A true JPS5927569A (ja) | 1984-02-14 |
| JPH0237110B2 JPH0237110B2 (ja) | 1990-08-22 |
Family
ID=15171045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57136261A Granted JPS5927569A (ja) | 1982-08-06 | 1982-08-06 | 半導体スイツチ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4585962A (ja) |
| JP (1) | JPS5927569A (ja) |
| DE (1) | DE3328407A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215157A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 半導体集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2190539A (en) * | 1986-05-16 | 1987-11-18 | Philips Electronic Associated | Semiconductor devices |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| JPH01261023A (ja) * | 1988-04-12 | 1989-10-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP2656537B2 (ja) * | 1988-04-13 | 1997-09-24 | 株式会社日立製作所 | 電力用半導体装置 |
| US5262689A (en) * | 1991-10-24 | 1993-11-16 | Harris Corporation | BIMOS current driver circuit |
| US5317208A (en) * | 1992-05-12 | 1994-05-31 | International Business Machines Corporation | Integrated circuit employing inverse transistors |
| JP5744463B2 (ja) * | 2010-10-14 | 2015-07-08 | キヤノン株式会社 | 光電変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3018499A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
| DE3018542A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbarem emitter-kurzschluss und verfahren zu seinem betrieb |
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| DE3118293A1 (de) * | 1981-05-08 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten und verfahren zu seinem betrieb |
-
1982
- 1982-08-06 JP JP57136261A patent/JPS5927569A/ja active Granted
-
1983
- 1983-07-29 US US06/518,696 patent/US4585962A/en not_active Expired - Fee Related
- 1983-08-05 DE DE19833328407 patent/DE3328407A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215157A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3328407A1 (de) | 1984-03-01 |
| JPH0237110B2 (ja) | 1990-08-22 |
| DE3328407C2 (ja) | 1988-03-24 |
| US4585962A (en) | 1986-04-29 |
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