DE3733167A1 - Digitalsignalwiedergabegeraet - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein Digitalsignalwiedergabegeräte und insbesondere ein Digitalsignalwiedergabegerät nach dem Oberbegriff des Patentanspruchs 1, das zuvor aufgezeichnete digitale Signale von einem Magnetband unter Verwendung von rotierenden Magnetköpfen wiedergibt.

In einem digitalen Audiobandrecorder wird ein analoges Audiosignal in PCM-Audiodaten mittels einer Pulscodemodulation (PCM) moduliert, und die PCM-Audiodaten werden auf einem Magnetband zusammen mit Fehlererfassungscodes und Fehlerkorrekturcodes und ähnlichen Daten als PCM-Daten aufgezeichnet und von dem Band wiedergegeben. Im digitalen Audiobandrecorder mit rotierenden Köpfen werden Daten alternierend von einem Paar von rotierenden Magnetköpfen mit Spalten von zueinander verschiedenen Azimutwinkeln auf Spuren aufgezeichnet und wiedergegeben, die schräg zur Längsrichtung des Magnetbandes liegen, wobei kein Sicherheitsbandabstand zwischen zwei aneinandergrenzenden Spuren vorhanden ist. Ein Spureinstellsteuersignal oder Spurnachführsteuersignal (ein automatisches Spurfindungssignal und im folgenden der Einfachheit halber als ATF- Signal von Automatic Track Following = automatische Spurnachführung bezeichnet) wird auf Beginn- und Endbereichen jeder Spur aufgezeichnet und hiervon wiedergegeben, während die PCM-Daten aus einem mittleren Bereich zwischen den Beginn- und Endbereichen jeder Spur mit einem vorbestimmten Signalformat aufgezeichnet werden und von diesem Bereich wiedergegeben werden.

Die Daten sind auf jeder Spur des Magnetbandes blockweise aufgezeichnet und die Beginn- und Endbereiche der Spur sind durch Blöcke von sogenannten Subcodes, dem ATF-Signal und ähnlichen Signalen belegt, während der mittlere Bereich (d. h. der Datenbereich) zwischen den Beginn- und Endbereichen von Blöcken der PCM-Daten belegt ist.

Wie weiter unten an Hand der Figuren näher erläutert wird, werden in einem herkömmlichen Digitalsignalwiedergabegerät digitale Signale, die vom Magnetband mittels rotierender Magnetköpfe wiedergegeben worden sind, in einer Datenmodulationsschaltung demoduliert und einem Speicher mit direktem Zugriff (RAM) zugeführt. Die Daten werden ferner einer Synchronisiersignaldetektor- und Blockadressenwiedergabeschaltung zugeführt, in welcher ein Synchronisiersignal und eine Blockadresse erfaßt werden. Das erfaßte Synchronisiersignal und die Blockadresse werden einer Einschreibadressensteuerschaltung zugeführt. Diese Einschreibadressensteuerschaltung betätigt einen ihr zugehörigen Symboladressenzähler, indem sie das Synchronisiersignal als Bezug verwendet, und betätigt einen ihr zugehörigen Blockadressenzähler, indem sie die Blockadresse als Bezug verwendet. Die Einschreibadresse des RAM wird durch die Ausgangssignale dieser beiden Adressenzähler bestimmt.

Andererseits werden die wiedergegebenen digitalen Signale einer Spureinstellsteuersignaldetektorschaltung zugeführt, die das ATF-Signal erfaßt, und das erfaßte ATF-Signal wird einer Datenbereichdiskriminatorschaltung zugeführt. Die Datenbereichdiskriminatorschaltung erzeugt ein Datenbereichdiskriminatorsignal, indem sie aus dem ATF-Signal den Bereich annimmt bzw. voraussetzt, in dem die PCM-Daten aufgezeichnet sind. Die Datenbereichdiskriminatorschaltung bestimmt die Zeitperiode, in der die Synchronisiersignaldetektor- und Blockadressenwiedergabeschaltung das Synchronisiersignal erfaßt, und die Zeitperiode, in der der Einschreibvorgang unter Steuerung der Einschreibadressensteuerschaltung ausgeführt wird.

Jedoch ist der Blockadressenzähler innerhalb der Einschreibadressensteuerschaltung dazu ausgelegt, von 0 Blöcken bis auf 392 Blöcke zu zählen. Werden infolgedessen die PCM-Daten, die von einer Spur wiedergegeben worden sind, in den RAM eingeschrieben, so hat der gezählte Wert oder Zählwert im Blockadressenzähler bereits einen vorbestimmten Wert erreicht, da die Blöcke der Subcodedaten, des ATF-Signals usw. vor den Blöcken der PCM-Daten gezählt werden. Aus diesem Grund muß, um unbenutzte Adressen des RAM zu minimieren und die Speicherkapazität des RAM effektiv auszunutzen, der Ausgangswert des Blockadressenzählers in eine bestimmte Form decodiert werden. Infolgedessen ergibt sich ein Problem darin, daß eine Schaltung ausschließlich zur Decodierung des Ausgangswerts des Blockadressenzählers in eine bestimmte Form erforderlich ist.

Im allgemeinen wird die Blockadresse in den Blockadressenzähler eingeladen, wenn die Blockadresse korrekt aus dem PCM-Datenbereich wiedergegeben ist. Da jedoch der Zählwert im Blockadressenzähler bereits einen vorbestimmten Wert bis zum Zeitpunkt aufweist, wenn die Daten vom PCM-Datenbereich wiedergegeben werden, ist es notwendig, zur wiedergegebenen Blockadresse einen bestimmten Wert hinzuzuaddieren und den Additionswert in den Blockadressenzähler zu laden. Mit anderen Worten besteht darin ein Problem, daß eine Schaltung ausschließlich zur Addition des bestimmten Werts zur wiedergegebenen Blockadresse erforderlich ist.

Bei der Erzeugung des Datenbereichdiskriminatorsignals in der Datenbereichdiskriminatorschaltung ist es darüber hinaus notwendig, Zeitgabesignale oder Taktsignale zu erzeugen, indem ein Ausgangswert eines Zählers der Datenbereichdiskriminatorschaltung decodiert wird. Infolgedessen liegt ein Problem darin, daß eine Decodierschaltung ausschließlich zur Decodierung des Ausgangswerts des Zählers in der Datendiskriminatorschaltung erforderlich ist.

Aus den vorgenannten Gründen birgt das beschriebene Digitalsignalwiedergabegerät insofern Probleme, daß der Schaltungsaufbau aufgrund der Notwendigkeit, Schaltungen für die Decodierung und Addition vorzusehen, komplex ist.

Andererseits führt ferner eine Paritätsprüfschaltung einen sogenannten Parity-Check oder eine Paritätsprüfung bezüglich der demodulierten wiedergegebenen Daten durch und führt dem Blockadressenzähler ein Ladesignal zu, wenn kein Fehler erfaßt worden ist. Jedoch kann unmittelbar nach der Wiedergabe des Synchronisiersignals aufgrund eines Kratzers, Schmutz und anderen Effekten auf dem Magnetband auftreten. Ferner kann ein Datenmuster, das dem des Synchronisiersignals identisch ist, infolge eines Ausfalls auftreten. In diesen Fällen besteht die Möglichkeit, daß die Paritätsprüfschaltung das Ladesignal fälschlicherweise erzeugt. Wenn die Paritätsprüfschaltung das Ladesignal fälschlicherweise erzeugt, wird fälschlicherweise festgestellt, daß kein Fehler in der Blockadresse vorliegt, und der Blockadressenzähler gibt infolgedessen eine falsche Blockadresse aus. Infolgedessen tritt das Problem auf, daß die PCM-Daten in falsche Adressen des RAM geschrieben werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ausgehend von den Merkmalen im Oberbegriff des Anspruchs 1, ein neues und nützliches Digitalsignalwiedergabegerät zu schaffen, in welchem die vorgenannten Probleme beseitigt sind.

Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst. Im erfindungsgemäßen Gerät wird ein Blockadressenzähler unmittelbar vor der Wiedergabe eines Subcodebereichs und eines PCM-Datenbereichs auf einem Magnetband zurückgesetzt, um von hier an einen Zählvorgang zu beginnen. Der Zählvorgang des Blockadressenzählers wird angehalten und unterbrochen, wenn die Wiedergabe von jedem, dem Subcodebereich und dem PCM-Datenbereich, endet. Entspechend ist es im erfindungsgemäßen Digitalsignalwiedergabegerät möglich, die wiedergegebene Blockadresse in einen Speicher mit direktem Zugriff einzuschreiben, während die Blockadresse korrigiert wird, ohne die Notwendigkeit einer Decodierschaltung wie im Fall des vorab erwähnten Wiedergabegeräts. Im Vergleich zum herkömmlichen Wiedergabegerät ist es möglich, die wiedergegebenen Daten zu demodulieren und die Einschreibadresse für den Speicher mit direktem Zugriff zu gewinnen, indem eine Schaltung mit einem einfachen Schaltungsaufbau verwendet wird.

Ferner wird durch das erfindungsgemäße Digitalsignalwiedergabegerät ein Gerät geschaffen, in welchem ein Wert einer wiedergegebenen Blockadresse nur dann als korrekt eingestuft wird, wenn der Wert der wiedergegebenen Blockadresse in einen vorbestimmten Bereich fällt, der von einem Wert einer vorhergehend wiedergegebenen Blockadresse vorhergesagt bzw. durch Prädiktion vorausgesetzt wird. Entsprechend dem erfindungsgemäßen Digitalsignalwiedergabegerät ist es möglich, zu verhindern, daß eine falsche Blockadresse als wiedergegebene Blockadresse ausgegeben wird, und die Zuverlässigkeit der wiedergegebenen Blockadresse ist im Vergleich zum erwähnten Wiedergabegerät verbessert.

Das erfindungsgemäße Digitalsignalwiedergabegerät gibt digitale Signale wieder, die auf schräg zur Längsrichtung eines Magnetbandes ausgebildeten Spuren vorab blockweise aufgezeichnet worden sind, wobei jede der Spuren zumindest einen ersten Bereich, auf dem Daten aufgezeichnet sind und der sich auf eine erste Anzahl von Blöcken bezieht, einen zweiten Bereich, auf dem ein Spureinstellsteuersignal oder ein Spurnachlaufsteuersignal aufgezeichnet ist und der sich auf eine zweite Anzahl von Blöcken beläuft, und einen dritten Bereich aufweist, auf dem Daten aufgezeichnet sind und der sich auf eine dritte Anzahl von Blöcken beläuft, wobei jeder der Blöcke zumindest ein Synchronisiersignal, eine Blockadresse, einen Paritätscode und die Daten umfaßt. Das Gerät enthält eine Wiedergabeschaltung zur Wiedergabe der digitalen Signale von den Spuren des Magnetbandes, eine Demodulationsschaltung zur Demodulation wiedergegebener digitaler Signale vom Ausgang der Wiedergabeschaltung in demodulierte wiedergegebene Daten, eine Blockadressenwiedergabeschaltung, der die demodulierten wiedergegebenen Daten von der Demodulationsschaltung zugeführt werden und die eine Blockadresse in den demodulierten wiedergegebenen Daten wiedergibt, ferner eine erste Schaltung zur Erfassung des Spureinstellsteuersignals bzw. Spurnachlaufsteuersignals aus den wiedergegebenen Daten von der Wiedergabeschaltung und zur Erzeugung eines Zeitgabesignals oder Taktsignals, das Beginn- oder Anfangsbereiche jedes, des ersten und dritten Bereichs, durch Prädiktion der Startpositionen aus einer Zeitablauffolge bzw. aus dem Signaltakt des erfaßten Spureinstellsteuersignals anzeigt. Ferner umfaßt das erfindungsgemäße Gerät einen Speicher zur Speicherung der demodulierten wiedergegebenen Daten von der Demodulationsschaltung, einen Blockadressenzähler, der unmittelbar vor dem Beginn jedes des ersten und des dritten Bereiches vom Zeitgabesignal zurückgesetzt wird, um einen Zählvorgang auszuführen und einen Zählwert als eine Einschreibadresse des Speichers auszugeben. Ferner ist eine zweite Schaltung vorgesehen, die dazu dient, das Synchronisiersignal aus den wiedergegebenen Daten von der Demodulationsschaltung zu erfassen und die zumindest ein Steuersignal zur Steuerung eines Einschreibtaktes der demdulierten wiedergegebenen Daten in den Speicher erzeugt. Der Zählwert oder gezählte Wert wird durch die Blockadresse von der Blockadressenwiedergabeschaltung korrigiert, wenn die Wiedergabeschaltung beginnt, die digitalen Signale von jedem, dem ersten und dritten Bereich wiederzugeben, und der Blockadressenzähler unterbricht den Zählvorgang, wenn der Zählwert einen vorbestimmten Wert erreicht.

In einem bevorzugten Ausführungsbeispiel weist das erfindungsgemäße Digitalsignalwiedergabegerät eine Paritätsprüfschaltung auf, die prüft, ob ein Fehler in jedem Block der demodulierten wiedergegebenen Daten von der Demodulationsschaltung vorhanden ist oder nicht, und die ein vorbestimmtes Signal erzeugt, wenn durch einen Paritätsprüfvorgang festgestellt worden ist, daß die Blockadresse korrekt wiedergegeben wurde. Ferner ist in dieser Weiterbildung eine Diskriminatorschaltung vorgesehen, die feststellt, ob ein Wert der wiedergegebenen Blockadresse in einen vorbestimmten Bereich fällt, der aus einem Wert einer vorhergehenden Blockadresse vorhergesagt bzw. vorausgesetzt wird, und die ein Enable-Signal oder Freigabesignal erzeugt, wenn der Wert der wiedergegebenen Blockadresse in diesen vorbestimmten Bereich fällt. Der Blockadressenzähler lädt die wiedergegebene Blockadresse aus der Blockadressenwiedergabeschaltung so, daß der Zählwert nur dann korrigiert wird, wenn beide, sowohl das vorbestimmte Signal als auch das Freigabesignal vorhanden sind.

Im folgenden wird die Erfindung an Hand der Zeichnungen näher erläutert. Dabei zeigt

Fig. 1 ein systematisches Blockschaltbild für ein gebräuchliches Digitalsignalwiedergabegerät;

Fig. 2(A) bis 2(C) Zeitablaufdiagramme zur Erklärung der Funktionsweise des gebräuchlichen Geräts aus Fig. 1;

Fig. 3 ein systematisches Blockschaltbild, das ein erstes Ausführungsbeispiel des erfindungsgemäßen Digitalsignalwiedergabegeräts zeigt;

Fig. 4 ein systematisches Blockschaltbild, das ein Ausführungsbeispiel einer Wiedergabeschaltung des ersten Ausführungsbeispieles der Erfindung zeigt;

Fig. 5 ein systematisches Blockschaltbild, das ein Ausführungsbeispiel einer Datenmodulationsschaltung des ersten erfindungsgemäßen Ausführungsbeispiels zeigt;

Fig. 6(A) bis 6(D) Zeitablaufdiagramme zur Erklärung der Funktionsweise des ersten erfindungsgemäßen Ausführungsbeispiels aus Fig. 3;

Fig. 7 ein systematisches Blockschaltbild, das ein Ausführungsbeispiel eines Takterzeugungszählers des ersten erfindungsgemäßen Ausführungsbeispiels zeigt;

Fig. 8 ein systematisches Blockschaltbild, das ein Ausführungsbeispiel eines Synchronisiersignaldetektors und Symbolzählers des ersten erfindungsgemäßen Ausführungsbeispiels zeigt;

Fig. 9 ein systematisches Blockschaltbild, das ein Ausführungsbeispiel einer Blockwiedergabeschaltung des ersten erfindungsgemäßen Ausführungsbeispiels zeigt;

Fig. 10 ein systematisches Blockschaltbild, das ein Ausführungsbeispiel einer Einschreibadressensteuerschaltung des ersten erfindungsgemäßen Ausführungsbeispiels zeigt;

Fig. 11A und 11B Diagramme zur Erklärung des Einschreibens von Daten während der Wiedergabe eines Subcodebereichs auf einem Magnetband;

Fig. 12 den Aufbau eines Blockes auf in einem PCM-Datenbereich auf dem Magnetband aufgezeichneten Daten;

Fig. 13 den Aufbau eines Blockes aus im Subcodebereich auf dem Magnetband aufgezeichneten Signalen;

Fig. 14A und 14B den Aufbau zweier aufeinanderfolgender Blöcke von Signalen, die im Subcodebereich aufgezeichnet sind;

Fig. 15 ein systematisches Blockschaltbild, das einen Teil der Blockadressenwiedergabeschaltung des ersten erfindungsgemäßen Ausführungsbeispiels zeigt;

Fig. 16 ein systematisches Blockschaltbild, das einen wesentlichen Teil eines zweiten Ausführungsbeispiels des erfindungsgemäßen Digitalsignalwiedergabegeräts zeigt;

Fig. 17(A) bis 17(E) Zeitablaufdiagramme zur Erklärung der Funktion des zweiten Ausführungsbeispiels aus Fig. 16 und

Fig. 18 ein Ausführungsbeispiel einer Blockadressenschutzschaltung, die ein wesentliches Teil des zweiten erfindungsgemäßen Ausführungsbeispiels darstellt.

Zunächst wird ein herkömmliches Digitalsignalwiedergabegerät beschrieben, um auf diese Weise das Verständnis der vorliegenden Erfindung zu erleichtern. Die Fig. 1 zeigt ein Beispiel für das gebräuchliche Digitalsignalwiedergabegerät. Das in Fig. 1 dargestellte Wiedergabegerät ist beispielsweise in einer japanischen offengelegten Patentanmeldung Nr. 61-1 07 506 dargelegt.

In der Fig. 1 weist ein digitales Signal, das von einem Magnetband 1 mittels eines Paares von rotierenden Magnetköpfen 2 wiedergegeben wird, ein in Fig. 2(A) gezeigtes Signalformat auf. Das Band 1 ist um die äußere Umfangsfläche einer rotierenden Trommel 4 schräg herumgewunden, auf der die Köpfe 2 angebracht sind. Es werden schräg zu einer Längsrichtung des Magnetbandes 1 Spuren schräg ausgebildet. Jede Spur auf dem Magnetband 1 ist ganz allgemein in einen Subcodebereich, der aus acht Blöcken von Subcodedaten und ähnlichen Daten gebildet wird, einen ATF-Signalbereich, der aus fünf Blöcken des AFT-Signals gebildet wird, einen PCM-Datenbereich, der aus 128 Blöcken von PCM-Audiodaten gebildet wird, welche Fehlererfassungscodes und Fehlerkorrekturcodes einschließen, in einen weiteren ATF-Signalbereich, der aus fünf Blöcken des ATF-Signals besteht, und einen weiteren Subcodebereich aufgeteilt, der aus acht Blöcken von Subcodedaten und ähnlichen Daten besteht. Tatsächlich existieren weitere Bereiche, die aus 42 Blöcken verschiedenster weiterer Signale gebildet werden, und es sind insgesamt 196 Informationsblöcke in einer Spur in Übereinstimmung mit den Standardwerten aufgezeichnet, die für das sogenannte R-DAT (digitaler Audiobandrecorder mit rotierendem Kopf) festgesetzt sind. In Fig. 2(A) und Fig. 6(A), die weiter unten näher erläutert werden, sind die Subcodebereiche mit "SUB", die ATF-Signalbereiche mit "ATF" und die PCM-Datenbereiche mit "PCM" bezeichnet.

Die im PCM-Datenbereich aufgezeichneten PCM-Daten sind sogenannte interleaved Daten, d. h. verschachtelte oder verzahnte Daten, und schließen die PCM-Audiodaten, Fehlererfassungs- und Korrekturcodes usw. ein. Aus diesem Grund ist es bei der Wiedergabe der Daten aus dem PCM-Datenbereich auf dem Band 1 notwendig, die Speicherstelle oder Speicheradresse (Blocknummer) der wiedergegebenen Daten zu kennen, normalerweise wird eine Adresse in einem RAM 8, in welchem die wiedergegebenen Daten gespeichert werden, durch die wiedergegebene Blockadresse und die Symboladresse innerhalb des Blocks in dieser Aufeinanderfolge bestimmt.

Die vom Band 1 mit Hilfe der Köpfe 2 wiedergegebenen digitalen Signale werden durch eine Wiedergabeschaltung 3 geführt und einer Datendemodulationsschaltung 5 zugeführt. Die Datendemodulationsschaltung 5 demoduliert die wiedergegebenen digitalen Signale und führt demodulierte wiedergegebene Daten dem RAM 8 zu. Die wiedergegebenen Daten werden ebenfalls einer Synchronisiersignaldetektor- und Blockadressenwiedergabeschaltung 6 zugeführt, worin ein Synchronisiersignal und eine Blockadresse festgestellt werden. Das Synchronisiersignal und die Blockadresse, die so erfaßt werden, werden einer Einschreibadressensteuerschaltung 7 zugeführt. Die Einschreibadressensteuerschaltung 7 betätigt einen ihr zugehörigen nicht dargestellten Symboladressenzähler unter Ausnutzung des Synchronisiersignals als ein Bezugssignal und betätigt einen nicht dargestellten ihr zugehörigen Blockadressenzähler unter Verwendung der Blockadresse als Bezugsadresse. Die Einschreibadresse des RAM 8 wird dann auf diese Weise durch die Ausgänge dieser beiden Adressenzähler bestimmt.

Auf der anderen Seite wird das wiedergegebene digitale Signal, das von der Wiedergabeschaltung 3 gewonnen wird, einer Detektorschaltung 9 für ein Spureinstell- oder Spurnachführungssteuersignal zugeführt, welche das ATF-Signal erfaßt, und das erfaßte ATF-Signal wird einer Datenbereichdiskriminatorschaltung 10 zugeführt. Die Datenbereichdiskriminatorschaltung 10 erzeugt ein Datenbereichdiskriminatorsignal, das in Fig. 2(B) gezeigt ist, indem sie aus dem ATF-Signal den Bereich, in dem die PCM-Daten aufgezeichnet sind, annimmt oder voraussetzt. Die Datenbereichdiskriminatorschaltung 10 bestimmt die Zeitperioden, in denen die Synchronisiersignaldetektor- und Blockadressenwiedergabeschaltung 6 das Synchronisiersignal erfaßt, und der Einschreibvorgang wird unter der Steuerung der Einschreibadressensteuerschaltung 7 ausgeführt.

Der Blockadressenzähler innerhalb der Einschreibadressensteuerschaltung 7 ist jedoch dazu ausgelegt, wie in Fig. 2(C) dargestellt ist, von 0 bis zu 392 Blöcken zu zählen. Werden infolgedessen die demodulierten wiedergegebenen Daten von einer Spur in den RAM 8 geschrieben, so nimmt der Zählwert oder gezählte Wert im Blockadressenzähler bereits zu dieser Zeit einen vorbestimmten Wert an, da die Blöcke der Subcodedaten und des ATF-Signals für eine vor den Blöcken der PCM-Daten liegende Anfangszeit t₀ gezählt worden sind. Um die nicht verwendeten Adressen des RAM 8 zu minimieren und die Speicherkapazität des RAM 8 effektiv auszunutzen, muß aus diesem Grund der Ausgangswert des Blockadressenzählers in eine bestimmte Form decodiert werden. Infolgedessen ergibt sich das Problem, daß eine Schaltung ausschließlich zur Decodierung des Ausgangswerts des Blockadressenzählers auf eine bestimmte Form erforderlich ist.

Im allgemeinen wird die Blockadresse in den Blockadressenzähler geladen, wenn die Blockadresse aus dem PCM-Datenbereich korrekt wiedergegeben ist. Da jedoch der im Blockadressenzähler gezählte Wert bereits für die Zeit, in der die Daten aus dem PCM-Datenbereich wiedergegeben werden, einen vorbestimmten Wert hat, ist es notwendig, einen bestimmten Wert zur wiedergegebenen Blockadresse hinzuzuaddieren und den Additionswert in den Blockadressenzähler zu laden. Mit anderen Worten besteht ein Problem darin, daß eine Schaltung ausschließlich erforderlich ist, um den bestimmten Wert zur wiedergegebenen Blockadresse hinzuzuaddieren.

Wird mit anderen Worten der Anfangsblock oder Startblock des PCM-Datenbereichs mit B 1 und der Endblock des PCM-Datenbereichs mit B 2 bezeichnet, so muß ein Wert (0 + B 1) in den Blockadressenzähler als die Blockadresse geladen werden, wenn die wiedergegebene Blockadresse "0" ist. Wird der Ausgangswert des Blockadressenzählers, so wie er ist, dazu verwendet, die Daten in den RAM 8 einzuschreiben, so wird der Speicherbereich des RAM 8 von der Adresse "0" bis zur Adresse, die dem Block (B 1-1) entspricht, unbenutzt sein. Die Blockadressen werden beginnend von der Adresse, die dem Block B 1 entspricht, bis zur Adresse, die dem Block B 2 entspricht, eingeschrieben. Um eine derartige Vergeudung von Speicherplätzen zu vermeiden, muß die Einschreibung der Daten in den RAM 8 bei der Adresse "0" beginnen, jedoch tritt in diesem Fall die Schwierigkeit auf, daß es notwendig ist, eine Schaltung vorzusehen, die ausschließlich dazu dient, vom Ausgangswert des Blockadressenzählers die Anzahl von Blöcken vom Beginn des Anfangsblocks B 1 des PCM-Datenbereichs zu subtrahieren. Ähnliche Probleme treten auf, wenn die Subcodedaten aus dem Subcodebereich wiedergegeben werden.

Wird darüber hinaus das Datenbereichdiskriminatorsignal aus Fig. 2(B) in der Datenbereichdiskriminatorschaltung 10 erzeugt, so ist es darüber hinaus notwendig, Zeitsteuersignale oder Taktsignale durch Decodierung des Ausgangswerts eines nicht gezeigten Zählers in der Datenbereichdiskriminatorschaltung 10 zu erzeugen. Infolgedessen besteht ein Problem darin, daß eine Schaltung erforderlich ist, ausschließlich zur Decodierung des Ausgangswerts des Zählers in der Datenbereichdiskriminatorschaltung 10.

Infolgedessen birgt das beschriebene Digitalsignalwiedergabegerät insofern Probleme, daß der Schaltungsaufbau aufgrund der Notwendigkeit, Schaltungen zur Decodierung und Addition oder Subtraktion vorzusehen, komplex ist.

Die vorliegende Erfindung liefert ein Digitalsignalwiedergabegerät, welches einen einfachen Schaltungsaufbau aufweist und keine decodierende und addierende (oder subtrahierende) Schaltungen der Art, wie sie im beschriebenen Wiedergabegerät erforderlich sind, benötigt, jedoch imstande ist, die demodulierten Daten zu liefern sowie die Einschreibadresse der demodulierten Daten und das Datenbereichdiskriminatorsignal.

Im folgenden wird ein erstes Ausführungsbeispiel des erfindungsgemäßen Digitalsignalwiedergabegeräts unter Bezug auf die Fig. 3 beschrieben. In der Fig. 3 sind solche Schaltungsteile, die zu denen in Fig. 1 identisch sind, mit denselben Bezugszeichen versehen, und auf ihre Beschreibung wird verzichtet. In der Schaltung der Fig. 3 wird das mittels der Köpfe 2 vom Band 1 wiedergegebene digitale Signal durch eine Wiedergabeschaltung 13 geführt und einer Datendemodulationsschaltung 15 zugeführt.

Im vorliegenden Ausführungsbeispiel weist die Wiedergabeschaltung 13 einen in Fig. 4 gezeigten Aufbau auf. Die Wiedergabeschaltung 13 enthält einen Verstärker 42, dem die mittels der Köpfe 2 wiedergegebenen digitalen Signale über einen Anschluß 41 zugeführt werden. Ferner ist ein Wellenformequalizer oder -entzerrer 43 vorgesehen, dem das verstärkte Ausgangssignal des Verstärkers 42 zugeführt wird. Das Ausgangssignal des Wellenformequalizers 43 wird der Datenmodulationsschaltung 15 und einer Detektorschaltung 9 für ein Spureinstellsteuersignal oder ein Spurnachlaufsteuersignal über einen Anschluß 44 zugeführt.

Im vorliegenden Ausführungsbeispiel weist die Datendemodulationsschaltung 15 den in Fig. 5 gezeigten Aufbau auf. Die Datendemodulationsschaltung 15 enthält eine Phasenregelkreisschaltung (PLL-Schaltung) 47, der das Ausgangssignal der Wiedergabeschaltung 13 über einen Anschluß 46 zugeführt wird, einen Serie-auf-Parallel (S/P) Umsetzer 48, der jede zehn Bits des seriellen Eingangssignals (wiedergegebene Daten und ein Bittaktsignal phasensynchron hierzu) von der PLL-Schaltung 47 beispielsweise in ein 10-Bit Parallelausgangssignal umsetzt, und einen 8-10 Demodulator 49, der das 10-Bit Parallelausgangssignal des S/P-Umsetzers 48 ansprechend auf ein Zeitsteuersignal oder Taktsignal von einem Anschluß 52 in 8-Bit demodulierte wiedergegebene Daten demoduliert. Das Zeitsteuersignal vom Anschluß 52 wird von einem Synchronisiersignaldetektor und Symbolzähler 28, die in Fig. 3 gezeigt sind, gewonnen. Das parallele Ausgangssignal des S/P-Umsetzers 48 wird darüber hinaus dem Synchronisiersignaldetektor und Symbolzähler 28 über eine Anschlußeinrichtung 50 zugeführt. Ausgegebene 8-Bit demodulierte wiedergegebene Daten des 8-10 Demodulators 49 werden einer Blockadressenwiedergabeschaltung 16 und den RAM 8 über eine Anschlußeinrichtung 51 zugeführt.

Das erfaßte ATF-Signal von der Spureinstellsteuersignaldetektorschaltung 9, die einen bekannten Aufbau aufweist, wird einem Zeitgabezähler oder auch Schrittaktgeneratorzähler 21 zur Erzeugung des Timing zugeführt, der einen Zählvorgang ausführt, indem er die zeitliche Lage des erfaßten ATF-Signals als eine zeitliche Bezugslage verwendet, und der den gezählten Wert oder Zählwert decodiert, um ein Signal , gezeigt in Fig. 6(D), und ein Resetsignal , gezeigt in Fig. 6(C), zu erzeugen. Wenn in der Spursteuersignaldetektorschaltung 9 kein ATF-Signal erfaßt werden kann, so können das Signal und das Reset-Signal erzeugt werden, indem Trommelimpulse gezählt werden, die die Rotationsfrequenz der rotierenden Trommel 4 anzeigen. Das Signal weist während der Wiedergabe des Subcodebereichs einen hohen Pegel (high level) auf und während der Wiedergabe des PCM- Datenbereichs einen niedrigen Pegel (low level). Andererseits weist das Reset-Signal unmittelbar vor Wiedergabe des Subcodebereichs und unmittelbar vor Wiedergabe des PCM-Datenbereichs einen niedrigen Pegel auf. Das Reset-Signal wird einer logischen Schaltung 22 zugeführt.

Die Zeitablauffolge, d. h. das Timing des Reset- Signals wird innerhalb eines solchen Bereiches eingestellt, daß sich der Bereich mit niedrigem Pegel nicht innerhalb des Subcodedatenbereichs und PCM-Datenbereichs erstreckt, indem Zittereffekten und Synchronisationsstörungen usw. im mechanischen System des Wiedergabegeräts berücksichtigt werden. Im Zeitgabezähler 21 ist es notwendig, die Zeitablauffolge, d. h. den Signaltakt dreimal in jeder Spur zu decodieren, jedoch ist keinerlei weitere Decodierung erforderlich.

Im vorliegenden Ausführungsbeispiel weist die Zeitgabeschaltung 21 den in Fig. 7 gezeigten Aufbau auf. Der Zeitgabezähler 21 weist einen Zähler 55 auf, dessen Clearanschluß (Löschanschluß) das erfaßte ATF-Signal von der ATF-Signaldetektorschaltung 9 über einen Anschluß 54₁ zugeführt wird und der ein Taktsignal zählt, das über einen Anschluß 54₂ von einem nichtdargestellten Kristall-Haupttaktgenerator zugeführt wird. Ferner ist ein Decodierer 56 zum Decodieren des Ausgangssignals vom Zähler 55 vorgesehen. Das Signal und das Reset- Signal , die vom Decodierer 56 erzeugt werden, werden der logischen Schaltung 22 über entsprechende Anschlüsse 57₁ und 57₂ zugeführt.

Das Reset-Signal wird über eine Verzögerungsschaltung 26 und ein Torglied 29 geführt, um die Zeitablauffolge oder Taktfolge des Reset-Signals auf die eines Taktsignals oder Zeitgabesignals abzustimmen, das vom Synchronisiersignaldetektor und Symbolzähler 28 geliefert wird. Das Zeitgabesignal oder Taktsignal vom Synchronisiersignaldetektor und Symbolzähler 28, das einer ODER-Schaltung 27 zugeführt wird, ist ein Taktsignal, das aus Impulsen aufgebaut ist, die für jeden Block einmal erzeugt werden. Der ODER-Schaltung 27 wird darüber hinaus das Reset-Signal vom Torglied 29 zugeführt. Ein Ausgangsimpulssignal der ODER-Schaltung 27 wird einem Taktanschluß eines Blockadressenzählers 23 zugeführt. Der Synchronisiersignaldetektor und Symbolzähler 28 führt darüber hinaus ein Zeitgabesignal oder Taktsignal der Datendemodulationsschaltung 15, der Blockadressenwiedergabeschaltung 16 und einer Paritätsprüfschaltung 24 mit bekanntem Schaltungsaufbau zu.

Im vorliegenden Ausführungsbeispiel weist der Synchronisiersignaldetektor und Symbolzähler 28 den in Fig. 8 gezeigten Aufbau auf. Der Synchronisiersignaldetektor und Symbolzähler 28 weist einen Synchronisiersignaldetektor 61, eine Synchronisiersignalschutzschaltung 62, einen Symbolzähler 63 und einen Decodierer 64 auf. Das 10-Bit Parallelausgangssignal des S/P-Umsetzers 48 aus Fig. 5 wird einer Anschlußeinrichtung 60 über die Anschlußeinrichtung 50 zugeführt und ferner dem Synchronisiersignaldetektor 61, in welchem das Synchronisiersignal erfaßt wird. Das erfaßte Synchronisiersignal vom Synchronisiersignaldetektor 61 wird einer Synchronisiersignalschutzschaltung 62 zugeführt. Diese schließt ein in ihr enthaltenes Tor für eine vorbestimmte Zeit, bis das nächste Synchronisiersignal empfangen wird, um auf diese Weise andere Signale nicht irrtümlicherweise als das Synchronisiersignal zu erfassen. Ein Symbolzähler 63 wird durch das Synchronisiersignal auf Null gestellt oder zurückgestellt, welches ihm durch die Synchronisiersignalschutzschaltung 62 zugeführt wird, und zählt ein nicht gezeigtes Taktsignal, das gewonnen wird, indem die Frequenz des Bittaktsignals durch zehn dividiert wird. Eine ausgegebene Symboladresse des Symbolzählers 63 wird im Decodierer 64 decodiert, und es werden verschiedene Zeitgabesignale oder Taktsignale vom Decodierer 64 erzeugt und über eine Anschlußeinrichtung 65 ausgegeben. Darüber hinaus wird die ausgegebene Symboladresse des Symbolzählers 63 der Einschreibadressensteuerschaltung 25 über eine Anschlußeinrichtung 66 zugeführt.

Im vorliegenden Ausführungsbeispiel weist die Blockadressenwiedergabeschaltung 16 den in Fig. 9 gezeigten Schaltungsaufbau auf. Die Blockadressenwiedergabeschaltung 16 enthält eine Latchschaltung 68 (Verriegelungsschaltung), der die demodulierten wiedergegebenen Daten (Blockadresse) von der Datendemodulationsschaltung 15 über einen Anschluß 67 zugeführt werden. Das Zeitgabe- oder Taktsignal vom Synchronisiersignaldetektor und Symbolzähler 28 wird einem Taktanschluß der Latchschaltung 68 über einen Anschluß 70 zugeführt. Die demodulierten wiedergegebenen Daten vom Anschluß 67 werden, so wie sie sind, der Paritätsprüfschaltung 24 über einen Anschluß 69 zugeführt. Die verriegelte Blockadresse von der Latchschaltung 68 wird der logischen Schaltung 22 über eine Anschlußeinrichtung 71 zugeführt.

Das Resetsignal vom Zeitgabezähler 21 und die Blockadresse von der Blockadressenwiedergabeschaltung 16 werden UND-Gliedern oder UND-Toren 22 a bis 22 g der logischen Schaltung 22 zugeführt. Die drei letzten signifikanten Bits der Blockadresse werden direkt von den UND-Gliedern 22 e bis 22 g auf Eingangsanschlüsse für niedrigere Bits ib 2, ib 1 und ib 0 des Blockadressenzählers 23 gegeben. Andererseits werden die vier meist signifikanten Bits der Blockadresse durch ODER-Glieder 22 h bis 22 k geführt und Eingangsanschlüssen für höhere Bits ib 6, ib 5, ib 4 und ib 3 des Blockadressenzählers 23 zugeführt. Den ODER-Gliedern 22 h bis 22 k wird das Signal vom Zeitgabezähler 21 zugeführt. Ein Signal mit niedrigem Pegel wird dem Eingangsanschluß ib 7 des meist signifikanten Bit des Blockadressenzählers 23 konstant und gleichbleibend zugeführt. Der Blockadressenzähler 23 wird unmittelbar vor dem Beginn des PCM-Datenbereichs vom Resetsignal auf "0" zurückgestellt (geladen mit), und inkrementiert anschließend die Zählung, wie in Fig. 6(B) gezeigt ist, für jeden Block. Die Fig. 6(A) zeigt das Signalformat des wiedergegebenen digitalen Signals und ist identisch zur beschriebenen Fig. 2(A).

Wird die Blockadresse korrekt wiedergegeben, nachdem der PCM-Datenbereich erreicht ist, so wird ein Ladesignal LOAD einem Loadanschluß des Blockadressenzählers 23 zugeführt. Dieses Loadsignal wird von einem ODER-Glied 22 m negativer Logik gewonnen, dem das Ausgangssignal der Paritätsprüfschaltung 24 und das Resetsignal vom Zeitgabezähler 21 zugeführt werden. Infolgedessen wird die korrekte wiedergegebene Blockadresse in den Blockadressenzähler 23 ansprechend auf das Loadsignal eingeladen, und der gezählte Wert im Blockadressenzähler 23 wird unter Verwendung der geladenen Blockadresse korrigiert.

Unmittelbar bevor der PCM-Datenbereich beginnt, wird der Blockadressenzähler 23 auf "0" zurückgesetzt. Infolgedessen ist es weder notwendig, zur wiedergegebenen Blockadresse einen vorbestimmten Wert hinzuzuaddieren, noch die wiedergegebene Blockadresse zu decodieren. Erreicht der Zählwert im Blockadressenzähler 23 einen vorbestimmten Wert (beispielsweise 128 Blöcke) nach Eintritt in den PCM-Datenbereich, so wird der Zählvorgang angehalten und ein Hoch-Pegelsignal DD wird fortlaufend von einem Ausgangsanschluß des meist signifikanten Bit ob 7 des Blockadressenzählers 23 gewonnen. Dieses Hoch-Pegelsignal DD entspricht dem Datenbereichsdiskriminatorsignal, das in Fig. 2(B) zuvor beschrieben wurde. Dieses Datenbereichdiskriminatorsignal DD wird andererseits der Einschreibadressensteuerschaltung 25 und einem Enableanschluß EN (Freigabeanschluß) des Blockadressenzählers 23 über einen Invertierer 30 zugeführt.

Die von Bitausgangsanschlüssen ob 0 bis ob 6 des Blockadressenzählers 23 gelieferte Blockadresse wird der Einschreibadressensteuerschaltung 25 zugeführt und diese Blockadresse wird ferner dem RAM 8 zugeführt. Die Einschreibadressensteuerschaltung 25 führt darüber hinaus eine decodierte Symboladresse und ein Einschreibsteuersignal (oder Einschreib-Enablesignal) dem RAM 8 zu. Die decodierte Symboladresse wird gewonnen, indem die Symboladresse vom Synchronisiersignaldetektor und Symbolzähler 28 decodiert wird.

Im vorliegenden Ausführungsbeispiel weist die Einschreibadressensteuerschaltung 25 den in Fig. 10 gezeigten Aufbau auf. Die Einschreibadressensteuerschaltung 25 weist einen Decodierer 75 und eine UND-Schaltung 80 auf. Die Blockadresse vom Blockadressenzähler 23 wird der Anschlußeinrichtung 73 zugeführt und ferner so wie sie ist dem RAM 8 über die Anschlußvorrichtung 76. Die Symboladresse vom Symbolzähler 63 des Synchronisiersignaldetektors und Symbolzählers 28 wird der Anschlußeinrichtung 74 zugeführt und wird im Decodierer 75 decodiert. Eine decodierte Symboladresse vom Ausgang des Decodierers 75 wird dem RAM 8 über eine Anschlußeinrichtung 77 zugeführt. Andererseits wird das Datenbereichdiskriminatorsignal DD vom Blockadressenzähler 23 einem Anschluß 78 zugeführt und einem Eingangsanschluß der UND-Schaltung 80. Ein Zeitgabesignal oder Taktsignal vom Synchronisiersignaldetektor und Symbolzähler 28 wird auf einen Anschluß 79 gegeben und dem anderen Eingangsanschluß der UND-Schaltung 80 zugeführt. Das Ausgangssignal der UND-Schaltung 80 wird dem RAM 8 über einen Anschluß 81 als Einschreibsteuersignal (Einschreib-Enablesignal) zugeführt.

Unter Verwendung des Datenbereichdiskriminatorsignals DD und des Signals ist es möglich, die Einschreibzeitperiode der PCM-Daten, die aus dem PCM- Datenbereich wiedergegeben werden, und der Subcodedaten, die vom Subcodebereich wiedergegeben werden, genau einzuschränken und zu beschränken. In der Einschreibadressensteuerschaltung 25 besteht keine Notwendigkeit, den Zählwert vom Ausgang des Blockadressenzählers 23 wie im Fall des eingangs beschriebenen Wiedergabegeräts zu decodieren, und der Zählwert vom Ausgang des Blockadressenzählers 23 kann, so wie er ist, dem RAM 8 als obere Bits oder höhere Bits der Einschreibadresse zugeführt werden.

Darüber hinaus wird die Einschreibadresse von "0" an begonnen. Auch wenn infolgedessen die tatsächliche Blockadresse "0" nicht wiedergegeben wird, so wird das Datum oder werden die Daten bei der Adresse "0" des RAM 8 mit den wiedergegebenen Daten von der Blockadresse "0" oder mit den Zufallsfehlerdaten (Random Error Data) wieder eingeschrieben bzw. regeneriert. Die Zufallsfehlerdaten werden erfaßt und adäquat verarbeitet (korrigiert, interpoliert oder abgestimmt bzw. unterdrückt), wenn die Daten ausgelesen werden und verwendet werden. So besteht praktisch keine Möglichkeit, daß ein abnormales Rauschen erzeugt wird, wenn die Daten des vorhergehenden Datenübertragungsblocks oder Frames aus dem RAM 8 ausgelesen und wiedergegeben werden.

Im folgenden wird der Subcodebereich erläutert. Wenn das in Fig. 6(D) gezeigte Hochpegelsignal das vom Zeitgabezähler 21 geliefert wird, den ODER- Gliedern 22 h bis 22 k der logischen Schaltung 22 zugeführt werden, so werden die Ausgänge dieser ODER-Glieder 22 h bis 22 k hoch, ungeachtet und unabhängig vom Ausgangssignalpegel der UND-Glieder 22 a bis 22 d. Infolgedessen wird den Eingangsanschlüssen ib 3 bis ib 6 des Blockadressenzählers 23 ein Hochpegelsignal zugeführt. Entsprechend wird der Blockadressenzähler 23 nicht auf Null zurückgesetzt (geladen mit), sondern wird auf "120" zurückgesetzt. Daraufhin wird, wenn die Blockadresse korrekt wiedergegeben ist, der Adreßwert der wiedergegebenen Blockadresse in den Blockadressenzähler 23 geladen, jedoch wird in diesem Zustand das Hochpegelsignal jedem der Eingangsanschlüsse ib 3 bis ib 6 zugeführt. Aus diesem Grund beginnt der Blockadressenzähler 23 den Zählvorgang vom 120sten Block, wie in der Fig. 11B angedeutet ist. Die Fig. 11A zeigt das wiedergegebene Signal, wobei BA 0, BA 1, . . .die Blockadressen angeben. Fig. 11B zeigt den Zählwert oder den im Blockadressenzähler 23 gezählten Wert in bezug auf die Blockadresse des wiedergegebenen Signals aus Fig. 11A.

Nachdem der Blockadressenzähler 23 beim 120sten Block während der Wiedergabe des Subcodebereichs zurückgesetzt wird, fährt infolgedessen der Blockadressenzähler 23 wie im Fall des Zählvorgangs während der Wiedergabe des PCM-Datenbereichs mit dem normalen Zählvorgang fort, und der Zählvorgang wird angehalten, wenn der 128ste Block erreicht ist. Mit anderen Worten ist es notwendig, den Zählvorgang vom 120sten Block an zu beginnen, um die Adreßblöcke im 8-Block Subcodebereich zu zählen, und den Zählvorgang im Subcodebereich beim 128sten Block anzuhalten.

In Fig. 6(B) zeigt ein Symbol "*" den Zeitpunkt an, zu dem der Zählvorgang des Blockadressenzählers 23 angehalten wird. Die Zeitperiode, in der der Zählvorgang angehalten ist und der gezählte Adreßwert "128" beträgt, ist die Zeitperiode, die nicht dem Sub- oder PCM-Datenbereich entspricht.

Im folgenden wird der Aufbau der Datenblöcke, deren Daten im PCM-Datenbereich und im Subcodebereich des Bandes 1 aufgezeichnet sind, näher erläutert.

In Fig. 12 ist der Aufbau eines Blockes von Daten gezeigt, die im PCM-Datenbereich aufgezeichnet sind. Ein Synchronisiersignal SYNC, das sich auf ein Symbol beläuft, ist zu Beginn des Blockes angeordnet. Ein Identifikationscode ID, der sich auf ein Symbol beläuft, eine Blockadresse BA, die sich auf ein Symbol beläuft, ein Paritätscode P, der sich auf ein Symbol beläuft, und PCM-Daten, die sich auf 32 Symbole belaufen, folgen dem Synchronisiersignal SYNC in der angegebenen Folge. Die PCM-Daten, die sich auf 32 Symbole belaufen, sind mit D 0 bis D 31 bezeichnet, und jedes Symbol umfaßt 8 Bits. Die PCM-Daten oder auch der PCM-Datensatz ist aus PCM- Audiodaten aufgebaut, die durch Pulscodemodulation eines analogen Audiosignals, eines Fehlererfassungscodes und Fehlerkorrekturcodes gewonnen werden. Die Blockadresse BA beim dritten Symbol des Blockes zeigt die Position des Blockes in den 128 Blöcken von PCM-Daten durch ihre sieben tieferen Bits an. Der Paritätscode P beim vierten Symbol des Blocks wird als ein Paritätscode zur Erfassung eines Fehlers im Identifikationscode ID und der Blockadresse BA verwendet. Entsprechend wird festgestellt, daß kein Fehler existiert, wenn Modulo-zwei Additionen der entsprechenden Bits des Identifikationscode ID, der Blockadresse BA und des Paritätscode P zu Null führen.

Die Fig. 13 zeigt den Aufbau eines Blockes von Signalen, die im Subcodebereich aufgezeichnet sind. Ein Block umfaßt ein Synchronisiersignal SYNC, das sich auf ein Symbol beläuft, Wörter W 1 und W 2, sich jeweils belaufend auf ein Symbol, einen sich auf ein Symbol belaufenden Paritätscode p, Subcodedaten PC 1 bis PC 7 und Paritätscodes PC, die sich jeweils auf ein Symbol belaufen. Das Wort W 1 und die zweiten bis vierten Bits des MSB (meist signifikant oder höchstwertiges Bit) vom Wort W 2 bilden einen Identifikationscode, und die tieferen oder geringeren vier Bits des Worts W 2 zeigen die Blockadresse an. Ferner wird der Paritätscode p beim vierten Symbol des Blocks dazu verwendet, einen Fehler in den Wörtern W 1 und W 2 zu erfassen, und in den darauffolgenden Symbolen wird der Paritätscode PC bei jedem achten Symbol dazu verwendet, einen Fehler in den Subcodedaten PC 1 bis PC 7 zu erfassen. Die Subcodedaten PC 1 bis PC 7 und der Paritätscode PC bilden ein Datenpaket oder einen Pack, und vier Packs sind zeitlich sequentiell auf die ersten vier Symbole (sync, W 1, W 2 und p) folgend in einem Block von Signalen angeordnet, die im Subcodebereich aufgezeichnet sind.

Die Fig. 14A und 14B zeigen den Aufbau von zwei aufeinanderfolgenden Blöcken von Signalen, die im Subcodebereich aufgezeichnet sind. Wie in diesen Fig. 14A und 14B gezeigt ist, sind die im Subcodebereich aufgezeichneten Signale in zwei aufeinanderfolgenden Blöcken vervollständigt, d. h. komplett. Bezüglich der Packs pk 1 bis pk 7 im 2n-ten Block (Fig. 14A) und dem (2n+1)ten Block (14B) ist im letzten Pack des (2n+1)ten Block ein Code C 1 als ein Fehlererfassungs- und Korrekturcode eingefügt.

Die sich auf 32 Symbole in jedem Block belaufenden PCM-Daten, die im PCM-Datenbereich aufgezeichnet sind, sind sogenannte interleaved data, d. h. verschachtelte oder verzahnte Daten, um Burstfehler, d. h. Fehlerbündel zu vermeiden. Aus diesem Grunde müssen beide, die PCM- Daten und die absolute Lage der PCM-Daten genau bei der Demodulation der wiedergegebenen Daten wiedergegeben werden. Die absolute Lage der PCM-Daten wird durch die Blockadresse und die Symboladresse angezeigt.

Im folgenden wird näher auf Probleme des Ladens der Blockadresse in den Blockadressenzähler 23 (Beschreibung von Fig. 3) eingegangen. Wie aus Fig. 15 hervorgeht, weist die Blockadressenwiedergabeschaltung 16 die Latchschaltung 68 auf, die zuvor an Hand Fig. 9 erläutert wurde. Die demodulierten wiedergegebenen Daten von der Datenmodulationsschaltung 15 aus Fig. 3 werden an den Anschluß 67 gelegt und der Latchschaltung 68 und der Paritätsprüfschaltung 24 zugeführt.

Die Paritätsprüfschaltung 24 führt Modulo-zwei Additionen der entsprechenden Bits des Identifikationscode ID, der Blockadresse BA und des Paritätscode P durch und führt dem Ladeanschluß LD des Blockadressenzählers 23 das Ladesignal zu, wenn die Modulo-zwei Additionen zu Null führen. Wie zuvor erläutert, verriegelt die Latchschaltung 28 die Blockadresse, und die verriegelte Blockadresse wird dem Blockadressenzähler 23 über die logische Schaltung 22 zugeführt, wobei die oberen der höheren vier Bits der Blockadresse auf "0" gesetzt sind, wenn die demodulierten wiedergegebenen Daten vom Subcodebereich wiedergegeben werden, und wird so wie sie ist zugeführt, wenn die demodulierten wiedergegebenen Daten vom PCM-Datenbereich wiedergegeben werden. Der Blockadressenzähler 23 lädt die Blockadresse, wenn das Ladesignal empfangen wird und inkrementiert den Zählwert synchron mit der Wiedergabe der Blockadresse ansprechend auf das Ausgangsimpulssignal (Taktsignal) des ODER-Gliedes 27, welches über einen Anschluß 86 empfangen wird. Der Zählwert des Blockadressenzählers 23 wird über eine Anschlußeinrichtung 88 ausgegeben.

Jedoch ist zu beachten, daß ein Ausfall unmittelbar nach der Wiedergabe des Synchronisiersignals aufgrund von Kratzern, Schmutz und ähnlichen Effekten auf dem Band 1 auftreten kann. Darüber hinaus kann ein Datenmuster, das dem des Synchronisiersignals identisch ist, aufgrund des Ausfalls auftreten. In diesen Fällen besteht die Möglichkeit, daß die Paritätsprüfschaltung 24 fälschlicherweise das Ladesignal erzeugt, und die Möglichkeit einer solchen fälschlichen Erzeugung des Ladesignals beträgt 1/2⁸. Wenn die Paritätsprüfschaltung 24 das Ladesignal fälschlicherweise erzeugt, ist auch fälschlicherweise festgestellt, daß in der Blockadresse kein Fehler existiert, und der Blockadressenzähler 23 gibt infolgedessen eine fehlerhafte Blockadresse aus. Infolgedessen besteht nun ein Problem darin, daß die PCM-Daten in falsche Adressen des RAM eingeschrieben werden.

Im folgenden wird ein zweites Ausführungsbeispiel des erfindungsgemäßen Digitalwiedergabegeräts beschrieben, in welchem diese Probleme beseitigt sind. Die Fig. 16 zeigt einen wesentlichen Teil dieses zweiten Ausführungsbeispiels, wobei auf Beschreibung von bereits aus den Fig. 3 und 9 bekannten Schaltungsteilen, die mit denselben Bezugszeichen versehen werden, verzichtet wird. Das vorliegende Ausführungsbeispiel zeichnet sich dadurch aus, daß eine Blockadressenschutzschaltung 92 vorgesehen ist.

Eine logische Schaltung 22 A weist eine Schaltstufe 90 und ein NAND-Glied 91 mit zwei Eingängen auf. Die demodulierten wiedergegebenen Daten vom Anschluß 67 werden der Latchschaltung 68 zugeführt, die die Blockadressenwiedergabeschaltung 16 bildet, und werden ferner der Paritätsprüfschaltung 24 zugeführt. Dieser werden auch die Zeitgabesignale oder Taktsignale zugeführt, die vom Synchronisiersignaldetektor und Symbolzähler 28 aus Fig. 3 erzeugt werden und über Anschlüsse 94 und 95 geliefert werden. Das vom Anschluß 94 gelieferte Zeitgabesignal wird im folgenden als Paritäts-Clearsignal PCL bezeichnet, und das Zeitgabesignal, das vom Anschluß 95 geliefert wird, wird im folgenden als Paritäts- Taktsignal PCK bezeichnet. Das Paritäts-Clearsignal PCL (Fig. 17(C)) ist zum Synchronisiersignal SYNC jedes Blockes der vom PCM-Datenbereich wiedergegebenen PCM- Daten (Fig. 17(A)) synchronisiert. Das Paritätstaktsignal PCK, gezeigt in Fig. 17(D) ist zu jedem Symbol, das den Identifikationscode ID, die Blockadresse BA und den Paritätscode P darstellt, synchronisiert.

Der interne Zustand der Paritätsprüfschaltung 24 wird auf Null zurückgestellt, wenn ihr das Paritäts- Clearsignal PCl zugeführt wird. Die Paritätsprüfschaltung führt die Modulo-zwei Additionen der entsprechenden Bits des Identifikationscode ID, der Blockadresse BA und des Paritätscode P in jedem Block durch, wenn ihr das Paritätstaktsignal PCK zugeführt wird. Ist das Rechenergebnis der Modulo-zwei Additionen "0" für sämtliche der acht Bits, so erzeugt die Paritätsprüfschaltung 24 ein Paritätsprüfsignal, das einen logischen Pegel "1" aufweist, um anzuzeigen, daß kein Fehler vorliegt. Das Paritätsprüfsignal wird einem Eingangsanschluß des NAND-Gliedes 91 zugeführt.

Das Zeitgabesignal, das vom Synchronisiersignaldetektor und Symbolzähler 28 über den Anschluß 70 geliefert wird, wird im folgenden als Latchimpulssignal LP bezeichnet. Der Latchschaltung 28 wird das Latchimpulssignal LP, das in Fig. 17(B) gezeigt ist, vom Anschluß 70 zugeführt, und die Latchschaltung verriegelt die Blockadresse ansprechend auf dieses Latchimpulssignal LP. Die verriegelte Blockadresse wird der Schaltstufe 90 zugeführt.

Werden andererseits die Signale vom Subcodebereich wiedergegeben, werden ein Latchimpulssignal, ein Paritäts- Clearsignal und ein Paritätstaktsignal ähnlich den in Fig. 17(B) bis Fig. 17(D) gezeigten Signalen den Anschlüssen 70, 94 und 95 zugeführt. In diesem Fall ist das Paritätstaktsignal zu den Wörtern W 1 und W 2 und dem Paritätscode p aus Fig. 13 synchronisiert.

Ein Signal , das den logischen Wert "0" aufweist, wenn der Subcodebereich wiedergegeben wird, und den logischen Wert "1" aufweist, wenn der PCM- Datenbereich wiedergegeben wird, wird an einen Anschluß 96 vom Zeitgabezähler 21 aus Fig. 3 angelegt. Dieses Signal wird gewonnen, indem lediglich das Signal , das zuvor in Verbindung mit dem ersten Ausführungsbeispiel beschrieben wurde, invertiert wird. Das Signal wird der Schaltstufe 90 zugeführt und die Schaltstufe 90 gewinnt ein logisches Produkt der oberen oder höheren vier Bits in der 8-Bit Blockadresse von der Latchschaltung 68 und vom Signal . Eine 8-Bit Blockadresse, die von der Schaltstufe 90 gewonnen wird, wird dem Blockadressenzähler 23 und der Blockadressenschutzschaltung 92 zugeführt.

Der Blockadressenschutzschaltung 92 wird die wiedergegebene Blockadresse (im folgenden als eine Blockadresse A bezeichnet) von der Schaltstufe 90 zugeführt und ferner die Blockadresse (im folgenden als eine Blockadresse B bezeichnet), die vom Blockadressenzähler 23 ausgegeben wird. Im vorliegenden Ausführungsbeispiel ist die Blockadressenschutzschaltung 92 aus einem Nurlesespeicher (ROM) 100, der in Fig. 18 gezeigt ist und auf den mit einer 14-Bitadresse zugegriffen wird, aufgebaut. Die niedrigen oder unteren sieben Bits der Blockadresse A werden dem ROM 100 als Adreßbits A 0 bis A 6 zugeführt, und die niedrigeren oder unteren sieben Bits der Blockadresse B werden dem ROM 100 als Adreßbits A 7 bis A 13 zugeführt. Der ROM 100 speichert vorab die Daten (in Form einer Tabelle), die in der folgenden tabellarischen Darstellung gezeigt sind, bei den durch die Adreßbits A 0 bis A 13 gekennzeichneten Adressen. In der Tabelle sind die Adreßbits A 0 bis A 6 und die Adreßbits A 7 bis A 13 jeweils durch Dezimalzahlen angezeigt.

Wenn die Blockadresse B einen Wert von "1" bis zu "127" aufweist, so wird ein logischer Wert "1" von einem Anschluß DO des ROM 100 ausgegeben, wenn die Blockadresse A einen Wert innerhalb eines Bereiches (X ± 2) annimmt, und ein logischer Wert "0" wird andernfalls vom Anschluß DO ausgegeben, wobei X ein Wert ist, der durch Inkrementierung des Werts der Blockadresse B um Eins gewonnen wird. Mit anderen Worten wird, wenn die Blockadresse B beispielsweise den Wert "3" annimmt, der logische Wert "1" vom Anschluß DO ausgegeben, wenn die Blockadresse A einen Wert innerhalb eines Bereiches von "2" bis "6" annimmt. Andererseits wird, wenn die Blockadresse B einen Wert "0" annimmt, der logische Wert "1" vom Anschluß DO ausgegeben, wenn die Blockadresse A einen Wert innerhalb eines Bereiches von "0" bis "4" annimmt. Im letzteren Fall wird der logische Wert "1" vom Anschluß DO auch dann ausgegeben, wenn die Blockadresse A den Wert "4" annimmt, um auf diese Weise einen gewissen Spielraum zuzulassen, weil die Zeitablauffolge oder der Signaltakt eines Zähler-Clearsignals zur Nullsetzung des Blockadressenzählers 23 sich aufgrund einer Zitterbewegung oder Schwankung in der Rotation der rotierenden Trommel 4, auf der die Köpfe 2 befestigt sind, um einige wenige Blöcke versetzen oder verschieben kann. Das Zähler-Clearsignal wird weiter unten näher erläutert.

Entsprechend gibt die Blockadressenschutzschaltung 92 den logischen Wert "1" aus, wenn der Wert der Blockadresse A von der Schaltstufe 90 innerhalb eines vorbestimmten Bereiches bezüglich der Blockadresse B vom Blockadressenzähler 23 fällt. Dieser logische Wert "1" vom Anschluß DO wird als ein Enablesignal (Freigabesignal) über einen Anschluß 101 ausgegeben. Dieses Enablesignal aus der Blockadressenschutzschaltung 92 wird dem anderen Eingangsanschluß des NAND-Gliedes 91 zugeführt.

Das NAND-Glied 91 erzeugt ein Ladesignal , das einen logischen Wert "0" nur dann aufweist, wenn beide, das Enablesignal von der Blockadressenschutzschaltung 92 und das Paritätsprüfsignal von der Paritätsprüfschaltung 24 den logischen Wert "1" aufweisen. Das Ladesignal vom NAND-Glied 91 wird dem Loadanschluß des Blockadressenzählers 23 zugeführt.

Das Zähler-Clearsignal , das einen niedrigen Wert annimmt, d. h. niedrig wird, unmittelbar bevor die Wiedergabe des Subcodebereichs beginnt und unmittelbar bevor die Wiedergabe des PCM-Datenbereichs beginnt, wird an einen Anschluß 98 angelegt und wird dem Clearterminal des Blockadressenzählers 23 zugeführt. Der Blockadressenzähler 23 wird entsprechend durch dieses Zähler- Clearsignal mit niedrigem Pegel auf Null zurückgestellt. Beispielsweise kann das Resetsignal , das im zuvor beschriebenen Zeitgabezähler 21 erzeugt wird, als dieses Zähler-Clearsignal verwendet werden. Nachdem der Blockadressenzähler 23 gelöscht worden ist, wird die wiedergegebene Blockadresse A von der Schaltstufe 90 in den Blockadressenzähler 23 geladen, wenn das Ladesignal , das den logischen Wert "0" aufweist (d. h. das Ladesignal mit niedrigem Pegel), vom NAND-Glied 91 der logischen Schaltung 22 A empfangen wird.

Wenn kein Loadsignal mit niedrigem Pegel dem Ladeanschluß LD des Blockadressenzählers 23 zugeführt wird, so inkrementiert der Blockadressenzähler 23 den Zählwert ansprechend auf ein Zählertaktsignal CCK, das in der Fig. 17(E) gezeigt ist und von einem Anschluß 97 gewonnen wird, um eins. Das Zählertaktsignal CCK ist zu jedem Paritätscode P innerhalb des Blocks im PCM- Datenbereich und zu jedem Paritätscode p innerhalb des Blocks im Subcodebereich synchronisiert und entspricht dem Ausgangsimpulssignal des ODER-Gliedes 27 aus Fig. 3.

Die 8-Bit Blockadresse B, die von einer Anschlußeinrichtung Q des Blockadressenzählers 23 ausgegeben wird, wird der Blockadressenschutzschaltung 92 wie zuvor beschrieben und ebenfalls einer Anschlußeinrichtung 99 zugeführt. Die Blockadresse B von der Anschlußeinrichtung 99 wird der in Fig. 3 gezeigten Einschreibadressensteuerschaltung 25 zugeführt.

Auch wenn die Paritätsprüfschaltung 24 feststellt, daß kein Fehler vorhanden ist, so wird infolgedessen die wiedergegebene Blockadresse A nicht in den Blockadressenzähler 23 eingeladen, es sei denn der Wert der wiedergegebenen Blockadresse A fällt in einen vorbestimmten Bereich, der aus dem Wert der Blockadresse B vorhergesagt ist. Mit anderen Worten wird in einem Fall, bei dem ein Ausfall unmittelbar nach Wiedergabe des Synchronisiersignals auftritt, jedoch die Paritätsprüfschaltung 24 feststellt, daß kein Fehler vorhanden ist, die wiedergegebene Blockadresse A nicht geladen, wenn sie einen zufälligen Wert oder sogenannten Random Value aufweist, der nicht in den vorbestimmten Bereich fällt, der aus dem Wert der vorhergehenden Blockadresse B vorhergesagt ist. Infolgedessen ist die Zuverlässigkeit der Blockadresse B im Vergleich zum eingangs erwähnten Wiedergabegerät verbessert. Es ist infolgedessen auch möglich, Unzulänglichkeiten und Mängel sichergestellt zu verhindern, wie beispielsweise, daß die Daten innerhalb eines verschachtelten Datenbereichs oder sogenannten Interleavingbereichs des RAM 8 nicht bei Adressen eingeschrieben werden, bei denen die Daten eingeschrieben werden sollten, daß die Daten in den RAM 8 bei nicht richtigen Adressen innerhalb des datenverschachtelten Speicherbereichs eingeschrieben werden und daß vorhergehende Daten so belassen werden, wie sie sind, auch dann, wenn eine korrekte Blockadresse nicht wiedergegeben worden ist.

In der zuvor beschriebenen Tabelle ist der Bereich, in den die Blockadresse A fallen sollte, damit die Blockadressenschutzschaltung 92 das Enablesignal mit hohem Pegel in Übereinstimmung mit der wiedergegebenen Blockadresse B erzeugt, auf (X ± 2) festgesetzt. Jedoch ist dieser Bereich nicht auf (X ± 2) beschränkt, sondern kann beliebig festgesetzt werden, wobei Schwankungen und Zitterbewegungen in der Rotation der rotierenden Trommel 4, der Genauigkeit jedes Teils des Wiedergabegeräts usw. in Betracht gezogen werden.

Darüber hinaus ist die vorliegende Erfindung nicht auf die beschriebenen Ausführungsbeispiele beschränkt, vielmehr sind zahlreiche Änderungen und Variationen denkbar, ohne von der Erfindungsidee abzuweichen oder den Schutzumfang der Erfindung zu verlassen.

Claims (5)

1. Digitalsignalwiedergabegerät zur Wiedergabe von digitalen Signalen, die auf schräg zur Längsrichtung eines Magnetbandes ausgebildeten Spuren vorab blockweise aufgezeichnet worden sind, von denen jede zumindest einen ersten Bereich, auf dem Daten aufgezeichnet sind und der sich auf eine erste Anzahl von Blöcken beläuft, und einen zweiten Bereich, auf dem ein Spureinstellsteuersignal aufgezeichnet ist und der sich auf eine zweite Anzahl von Blöcken beläuft, und einen dritten Bereich aufweist, auf dem Daten aufgezeichnet sind und der sich auf eine dritte Anzahl von Blöcken beläuft, wobei jeder der Blöcke zumindest ein Synchronisiersignal, eine Blockadresse, einen Paritätscode und die Daten umfaßt und das Digitalsignalwiedergabegerät aufweist: eine Wiedergabevorrichtung zur Wiedergabe der digitalen Signale von den Spuren des Magnetbandes; eine Demodulationsvorrichtung zur Demodulation wiedergegebener digitaler, von der Wiedergabevorrichtung ausgegebener Signale in demodulierte wiedergegebene Signale; eine Blockadressenwiedergabevorrichtung, der die demodulierten wiedergegebenen Daten von der Demodulationsvorrichtung zur Ausgabe einer Blockadresse in den demodulierten wiedergegebenen Daten von der Demodulationsvorrichtung zugeführt werden, und eine Speichervorrichtung zum Speichern der demodulierten wiedergegebenen Daten von der Demodulationsvorrichtung, dadurch gekennzeichnet, daß vorgesehen sind: eine erste Einrichtung (9, 21) zur Erfassung des Spureinstellsteuersignals aus den von der Wiedergabevorrichtung wiedergegebenen Daten und zur Erzeugung eines Zeitgabesignals, das auf die Anfangspositionen jedes Bereiches des ersten und dritten Bereiches hindeutet, durch Prädiktion der Anfangspositionen aus einer Zeitablauffolge des erfaßten Spureinstellsteuersignals; eine Blockadressenzählvorrichtung (23), die durch das Zeitgabesignal unmittelbar vor dem Beginn jedes Bereichs des ersten und dritten Bereiches zur Durchführung eines Zählvorgangs und zur Ausgabe eines Zählwerts als eine Einschreibadresse der Speichervorrichtung (8) zurückgesetzt wird, wobei der Zählwert mit der Blockadresse von der Blockadressenwiedergabevorrichtung korrigiert wird, wenn die Wiedergabevorrichtung (2, 13) beginnt, die digitalen Signale von jedem Bereich des ersten und dritten Bereiches wiederzugeben, und wobei die Blockadressenzählvorrichtung mit dem Zählvorgang aufhört, wenn der Zählwert einen vorbestimmten Wert erreicht; und eine zweite Einrichtung (28), die das Synchronisiersignal aus den von der Demodulationsvorrichtung wiedergegebenen Daten erfaßt und zumindest ein Steuersignal zur Steuerung eines Einschreibtaktes der demodulierten wiedergegebenen Daten in die Speichervorrichtung erzeugt.

2. Digitalsignalwiedergabegerät nach Anspruch 1, in welchem auf dem ersten Bereich, der acht (8) Blöcke umfaßt, Subcodedaten aufgezeichnet sind, der zweite Bereich fünf (5) Blöcke umfaßt und auf dem dritten Bereich, der einhunderachtundzwanzig (128) Blöcke umfaßt, PCM Daten aufgezeichnet sind, dadurch gekennzeichnet, daß der vorbestimmte Wert auf einhundertachtundzwanzig (128) festgesetzt ist und daß die Blockadressenzählvorrichtung (23) unmittelbar bevor die Wiedergabe des zweiten Bereichs beginnt, ansprechend auf das Zeitgabesignal auf Null (0) zurückgesetzt wird und unmittelbar bevor die Wiedergabe des ersten Bereichs beginnt, auf einhundertzwanzig (120) zurückgesetzt wird.

3. Digitalsignalwiedergabegerät nach Anspruch 1, dadurch gekennzeichnet, daß ferner eine Paritätsprüfvorrichtung (24) vorgesehen ist, die prüft, ob in jedem Block der demodulierten wiedergegebenen Daten von der Demodulationsvorrichtung (15) ein Fehler vorliegt oder nicht, und die ein vorbestimmtes Signal erzeugt, wenn festgestellt ist, daß die Blockadresse korrekt wiedergegeben wurde, und daß die Blockadressenzählvorrichtung (23) ansprechend auf das vorbestimmte Signal die Blockadresse aus der Blockadressenwiedergabevorrichtung (16) lädt, um so den Zählwert zu korrigieren.

4. Digitalsignalwiedergabegerät nach Anspruch 1, dadurch gekennzeichnet, daß ferner eine Paritätsprüfvorrichtung (24), die prüft, ob in jedem Block der demodulierten wiedergegebenen Daten von der Demodulationsvorrichtung (15) ein Fehler vorliegt oder nicht, und die ein vorbestimmtes Signal erzeugt, wenn festgestellt ist, daß die Blockadresse korrekt wiedergegeben wurde, und eine Diskriminatorvorrichtung (22 A, 23, 92) vorgesehen sind, die feststellt, ob ein Wert der wiedergegebenen Blockadresse in einen vorbestimmten, aus einem vorhergehenden Zählwert der Blockadressenzählvorrichtung vorhergesagten Bereich fällt, und die ein Freigabesingal erzeugt, wenn der Wert der wiedergegebenen Blockadresse in diesen vorbestimmten Bereich fällt, und daß die Blockadressenzählvorrichtung (23) die Blockadresse aus der Blockadressenwiedergabevorrichtung (16) lädt, um so den Zählwert nur dann zu korrigieren, wenn beide, das vorbestimmte Signal und das Freigabesignal vorhanden sind.

5. Digitalsignalwiedergabegerät nach Anspruch 4, dadurch gekennzeichnet, daß die Diskriminatorvorrichtung (22 A, 23, 92) einen Speicher (92) aufweist, der vorab eine Tabelle speichern, die Daten zur Voraussetzung eines Bereiches von Werten enthält, die die wiedergegebene Blockadresse auf der Grundlage des vorhergehenden Zählwerts der Blockadressenzählvorrichtung (23) annehmen sollte, wenn das in der zweiten Einrichtung (28) erfaßte Synchronisiersignal ein wahres Synchronisiersignal ist.