DE3688758T2 - Dünnfilmtransistor auf isolierendem Substrat. - Google Patents

Dünnfilmtransistor auf isolierendem Substrat.

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Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement und insbesondere auf einen auf einem isolierenden Substrat gebildeten Dünnfilmtransistor.
  • Ein Dünnfilmtransistor (der im folgenden mit "TFT" bezeichnet wird), der einen auf einem isolierenden Substrat gebildeten Halbleiterfilm verwendet, wird für verschiedene Zwecke gebraucht. In einem Fall, in dem mehrere TFT's auf einem monokristallinen Halbleiterfilm integriert sind, umfaßt eine Schaltung zum Betreiben der TFT's nicht die Kapazität zwischen dem Halbleiterfilm und einem isolierenden Substrat, das den Halbleiterfilm trägt, so daß die TFT's im Vergleich zu einer integrierten Schaltung, die auf einem massiven Halbleitersubstrat mittels wohlbekannter Trenntechniken unter Verwendung eines pn-Übergangs gebildet ist, mit einer höheren Geschwindigkeit arbeiten können. Wenn ferner anstelle des monokristallinen Halbleiterfilms ein polykristalliner oder amorpher Halbleiterfilm verwendet wird, kann ein Dünnfilm-Halbleiterbauelement bei verringerter Temperatur hergestellt werden. Beispielsweise ist eine Dünnfilmtransistor-Reihenanordnung auf einem Glas- oder Quarzsubstrat gebildet worden, das in einer Flüssigkristallanzeigeeinrichtung verwendet wird. Ein Beispiel eines Dünnfilm-Halbleiterbauelementes, das unter Verwendung des obenerwähnten Niedertemperaturprozesses hergestellt wird, ist in einem Artikel mit dem Titel "Thin-film transistors on molecular-beam-deposited polycrystalline silicone" von M. Matsui u. a. (J.Appl.Phys., Bd. 55, Nr. 6, 1984, Seiten 1590 bis 1595), beschrieben. Ein solcher Stand der Technik besitzt jedoch Nachteile. Um die Nachteile des Standes der Technik klar aufzuzeigen, wird im folgenden mit Bezug auf die Fig. 1A bis 1D ein Verfahren zur Herstellung eines herkömmlichen Dünnfilm-Halbleiterbauelementes unter Verwendung des Niedertemperaturprozesses erläutert.
  • Wie in Fig. 1A gezeigt, wird ein polykristalliner Siliciumfilm 2 mit einer Dicke von 0,5-1 um auf einem Glassubstrat 1 mittels eines Verfahrens der chemischen Abscheidung von Feststoffen aus der Gasphase (CVD-Verfahren) oder des Vakuumaufdampfungsverfahrens gebildet und wahlweise durch Photolithographie geätzt, so daß er die Form einer Insel erlangt. Dann werden, wie in Fig. 1B gezeigt, ein Siliciumoxidfilm 3, der eine Dicke von ungefähr 200 nm (2000 Å) besitzt und als Gate-Isolierfilm dient, sowie ein polykristalliner Siliciumfilm 4, der eine Dicke von ungefähr 500 nm (5000 Å) besitzt und als Gate-Material dient, mittels eines CVD-Verfahrens gebildet. Dann werden der Siliciumoxidfilm 3 und der polykristalline Gate-Siliciumfilm 4 wahlweise geätzt, wie in Fig. 1C gezeigt ist. Anschließend treffen Phosphor-Ionen, die durch eine Beschleunigungsspannung von 100 keV beschleunigt werden, auf der Siliciuminsel 2 auf, um in die Siliciuminsel 2 Phosphor mit einer Dosisrate von 1· 10¹&sup6; cm&supmin;² zu implantieren, wodurch in der Siliciuminsel 2 Source- und Drainregionen gebildet werden. Danach wird durch ein CVD-Verfahren ein Schutzfilm 5 mit einer Dicke von ungefähr 500 nm (5000 Å) gebildet, woraufhin die so erhaltene Struktur für 10 Stunden auf 550ºC gehalten wird, um den in die Siliciuminsel 2 implantierten Phosphor zu aktivieren und den Schutzfilm 5 abzudichten. Gewöhnlich liegt die Erweichungstemperatur für das Glassubstrat bei ungefähr 600ºC. Um die obige Wärmebearbeitung ohne Verformung des Glassubstrates 1 auszuführen, ist es notwendig, die Temperatur der Wärmebearbeitung niedriger als 600ºC einzustellen. Daher dauert es sehr lang, bis der in die Siliciuminsel 2 implantierte Phosphor aktiviert ist. Ferner erhöht die Verwendung des Ionenimplantationsverfahrens die Herstellungskosten des Bauelementes.
  • Mit anderen Worten, hochdotierte Regionen 6a und 6b vom n-Typ, die als Source- und Drainregionen dienen, werden vollständig durch die obige Wärmebearbeitung gebildet und in einem niederohmigen Kontakt mit einem Elektrodenmaterial gehalten. Anschließend werden in dem Schutzfilm 5 Kontaktöffnungen gebildet, woraufhin eine Source-Elektrode 7a und eine Drain-Elektrode 7b, die jeweils aus Aluminium hergestellt sind, in dem Schutzfilm 5 abgelagert und mit der Sourceregion 6a bzw. mit der Drainregion 6b durch die Öffnungen des Schutzfilms 5 in Kontakt gehalten. Auf diese Weise ist ein TFT vollständig gebildet. Wenn an den Gatefilm 4 des obigen TFT eine positive Spannung angelegt ist, wird in einer Kanalregion 6c der Siliciuminsel 2, die zwischen der Sourceregion 6a und der Drainregion 6b vorhanden ist, eine n-Kanal-Schicht gebildet, so daß der TFT in einen EIN-Zustand versetzt wird. Wenn an den Gatefilm 4 keine Spannung angelegt ist, ist der eigene (intrinsische) Widerstand der Kanalregion 6c zwischen die Sourceregion 6a und die Drainregion 6b geschaltet, so daß der TFT in einen AUS-Zustand versetzt ist.
  • Wie oben erläutert, werden in dem herkömmlichen das Ionenimplantationsverfahren verwendenden Niedertemperaturprozeß die Kosten für die Bildung der Source- und Drainregionen hoch, darüber hinaus ist für die Aktivierung der implantierten Ionen viel Zeit erforderlich.
  • Die US-A-4 336 550 offenbart einen Dünnfilmtransistor auf einem Saphir-Substrat, einem Spinell-Substrat oder einem monokristallinen Berylliumoxid-Substrat, der auf dem Substrat einen dünnen Halbleiterfilm mit Inselform, auf diesem Film einen Gate-Isolierfilm und eine auf dem Gate- Isolierfilm gebildete Gate-Elektrode umfaßt, wobei in dem dünnen Halbleiterfilm ein Paar von Wolframsilicidschichten gebildet ist und gegenüber der Gate-Elektrode durch den Gate-Isolierfilm isoliert ist.
  • Die US-A-4 319 395 lehrt die Bildung von Source- und Drainregionen mit unterschiedlicher Implantierungsverteilung, die durch eine Dickenverteilung in einer Oxidschicht bewerkstelligt wird, und offenbart Source- und Drainkontakte und eine Gate-Elektrode aus Metall wie z. B. Platinsilicid.
  • Es ist eine Aufgabe der vorliegenden Erfindung, einen TFT zu schaffen, bei dem sowohl eine Sourceregion als auch eine Drainregion ohne Verwendung des Ionenimplantationsverfahrens hergestellt werden können.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen TFT zu schaffen, bei dem sowohl eine Sourceregion als auch eine Drainregion bei niedriger Temperatur und bei geringen Kosten schnell hergestellt werden können.
  • Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen TFT zu schaffen, bei dem sowohl eine Sourceregion als auch eine Drainregion auf selbstausrichtende Weise hergestellt werden können.
  • Diese Aufgaben werden gemäß der vorliegenden Erfindung durch einen Dünnfilmtransistor gemäß Anspruch 1 gelöst.
  • Vorteilhafte zusätzliche Merkmale sind in den Unteransprüchen beansprucht.
  • Im allgemeinen ist der Widerstand eines TFT im AUS-Zustand durch den Eigenwiderstand der Kanalregion des TFT bestimmt, wobei der TFT nicht immer einen pn-Übergang enthalten muß. Angesichts dieser Tatsachen sind in einem TFT gemäß der vorliegenden Erfindung sowohl die Sourceregion als auch die Drainregion aus Metallsilicid hergestellt, um den spezifischen elektrischen Widerstand dieser Regionen zu verringern.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Fig. 1A bis 1D sind Längsschnittansichten, die ein Verfahren zur Herstellung eines herkömmlichen TFT in zeitlicher Abfolge zeigen.
  • Die Fig. 2A bis 2D sind Längsschnittansichten, die ein Verfahren zur Herstellung einer Ausführungsform eines TFT gemäß der vorliegenden Erfindung in zeitlicher Abfolge zeigen.
  • Die Fig. 3A ist eine Draufsicht, die eine weitere Ausführungsform eines TFT zeigt, die nicht mit der vorliegenden Erfindung übereinstimmt.
  • Die Fig. 3B ist eine Längsschnittansicht entlang der Linie IIIB-IIIB von Fig. 3A.
  • Die Fig. 4A bis 4G sind Längsschnittansichten, die ein Verfahren zur Herstellung der Ausführungsform der Fig. 3A und 3B in einer zeitlichen Abfolge zeigen.
    • BESCHREIBUNG DER BEVORZUGTEN AUS FÜHRUNGSFORMEN
  • Nun wird eine Ausführungsform eines TFT gemäß der vorliegenden Ausführungsform erläutert. Ahnlich wie der herkömmliche TFT, der mit Bezug auf die Fig. 1A bis 1D erläutert worden ist, besitzt die vorliegende Ausführungsform eine MOS-Struktur (d. h. eine Metall-Oxid-Halbleiter-Struktur), wie in Fig. 2D gezeigt ist. Wenn daher die vorliegende Ausführungsform hergestellt wird, werden zunächst dieselben Schritte wie in den Fig. 1A bis 1C gezeigt ausgeführt. Nun wird mit Bezug auf die Fig. 2A bis 2D ein Verfahren zur Herstellung der vorliegenden Ausführungsform erläutert.
  • Wie in Fig. 2A gezeigt, wird auf dem polykristallinen Gate-Siliciumfilm 4 ein Schutzfilm 8 gebildet, wobei der polykristalline Gate-Siliciumfilm 4 auf dem Siliciumoxidfilm 3 abgeschieden ist, wie in Fig. 1B gezeigt ist, anschließend werden die Filme 4 und 3 durch Photolithographie wahlweise geätzt. D.h., daß zunächst der polykristalline Gate-Siliciumfilm 4 durch Plasmaätzen unter Verwendung von Kohlenstofftetrafluorid (CF&sub4;) und Sauerstoff geätzt wird und daß dann der Siliciumoxidfilm 3 durch Plasmaätzen unter Verwendung von Trifluormethan (CHF&sub3;) und Helium geätzt wird. Auf diese Weise wird dieselbe Struktur wie in Fig. 1C gezeigt erhalten. In der vorliegenden Ausführungsform wird jedoch dann der polykristalline Siliciumfilm 2 nach unten über eine Dicke von ungefähr 100 nm (1000 A) durch Plasmaätzen unter Verwendung von Kohlenstoff-Tetrafluorid und Sauerstoff geätzt. Die Plasmaätzung, die Kohlenstofftetrafluorid und Sauerstoff verwendet, kann für Silicium eine isotrope Ätzung bewirken. Wenn die obige Ätzung durch Einstellung des Drucks des obigen Plasmagases und durch Einstellung des Sauerstoffgehaltes desselben stärker isotrop gemacht wird, wird der Unterschnitt in dem polykristallinen Gate- Siliciumfilm 4 unter dem Schutzlack 8 und in dem unter dem Siliciumoxidfilm 3 vorhandenen Bereich des polykristallinen Siliciumfilms 2 gebildet, wie in Fig. 2A gezeigt ist. In der vorliegenden Erfindung ist es sehr wichtig, in einem dünnen Halbleiterfilm nach unten zu ätzen und den obenerwähnten Unterschnitt zu bilden. Um Metallsilicid herzustellen, das eine der intermetallischen Verbindungen ist, wird durch Aufdampfung von oben eine Platinschicht 9 mit einer Dicke von ungefähr 50 nm (500 Å) abgelagert, wie in Fig. 2B gezeigt ist. In diesem Zeitpunkt wird das Platin nicht auf demjenigen Bereich des polykristallinen Siliciumfilms 2 abgelagert, wo der obenerwähnte Unterschnitt gebildet worden ist, so daß die Platinschicht auf dem polykristallinen Gate-Siliciumfilm 4 von der Platinschicht auf dem polykristallinen Siliciumfilm 2 getrennt ist. Die so erhaltene Struktur wird in einer Sauerstoffatmosphäre bei ungefähr 450ºC für ungefähr 10 Minuten geglüht, um Platinsilicidschichten 10a bis 10c zu bilden, wie in Fig. 2C gezeigt ist. Wenn die Platinsilicidschichten 10a bis 10c gebildet sind, ist das Volumen einer jeden dieser Schichten 10a bis 10c erhöht. Somit ist der unter dem Siliciumoxidfilm 3 vorhandene Unterschnitt von den Platinsilicidschichten 10a und 10b belegt, ferner befindet sich die Oberfläche der Halbleiterinsel 2, die die Platinsilicidschichten 10a und 10b enthält, im wesentlichen in derselben Ebene wie der Boden des Siliciumoxidfilms 3. Ferner ist die Platinsilicidschicht 10c, die auf dem Siliciumoxidfilm 3 gebildet ist, durch den Film 3 von jeder der Platinsilicidschichten 10a und 10b getrennt, die als Source- bzw. Drainregionen dienen. D.h., daß zwischen der Platinsilicidschicht 10c und jeder der Platinsilicidschichten 10a und 10b niemals ein Kurzschluß auftritt. Obwohl in der vorliegenden Ausführungsform keine Seitenwand vorgesehen ist, die üblicherweise an der Seitenfläche der Gateelektrode eines FET (d. h. eines Feldeffekttransistors) gebildet ist, kann folglich ein Kurzschluß zwischen dem Gatefilm und jeder der Source- und Drainregionen verhindert werden. Wie oben erwähnt, können die Gate-, Source- und Drainschichten gebildet werden, die hochleitend und vom selbstausrichtenden Typ sind. Wie in Fig. 2D gezeigt, wird dann der Schutzfilm 5 gebildet, anschließend werden Kontaktöffnungen im Schutzfilm 5 gebildet. Danach werden Source- und Drain-Elektroden 7a und 7b, die jeweils aus Aluminium hergestellt sind, auf dem Schutzfilm 5 abgelagert und durch die obigen Öffnungen mit den Silicidschichten 10a bzw. 10b in ohmschem Kontakt gehalten. Auf diese Weise ist die vorliegende Ausführungsform vollständig hergestellt.
  • In der vorliegenden Ausführungsform wird der polykristalline Siliciumfilm als aktiver Halbleiterfilm verwendet. Anstelle des polykristallinen Siliciumfilms kann jedoch ein monokristalliner Siliciumfilm oder ein amorpher Siliciumfilm verwendet werden. Ferner kann der Halbleiterfilm aus Germanium, Tellur oder Verbindungshalbleitermaterialien wie Kadmiumselenid und Galliumarsenid hergestellt sein. Obwohl in der vorliegenden Ausführungsform für das Metallsilicid Platinsilicid verwendet wird, können für die Herstellung des Metallsilicids auch Molybdän, Titan, Palladium und Mischungen dieser Metalle oder anderer Metalle verwendet werden. In diesem Fall ist die Wärmebearbeitung bei einer Temperatur von 550 bis 800ºC erforderlich, um das hochleitende Metallsilicid herzustellen. Das Metallsilicid kann jedoch durch Erwärmen lediglich einer Region, in der das Metallsilicid hergestellt werden soll, mittels einer Lampe oder dergleichen in kurzer Zeit hergestellt werden, ohne die Temperatur des Substrats zu erhöhen. Das Glassubstrat der vorliegenden Ausführungsform kann durch ein Quarzsubstrat ersetzt sein. Ferner kann das Glassubstrat durch ein Halbleitersubstrat ersetzt sein, das mit einem Isolierfilm beschichtet ist. D.h., daß es wesentlich ist, daß das Substrat 1 als Isolator wirkt, wenn es vom Halbleiterfilm 2 aus betrachtet wird.
  • Nun wird mit Bezug auf die Fig. 3A und 3B eine Ausführungsform eines TFT erläutert, der nicht mit der vorliegenden Erfindung übereinstimmt. In der vorliegenden Ausführungsform ist der dünne Halbleiterfilm aus polykristallinem Silicium hergestellt, während die Gateregion aus amorphem Silicium hergestellt ist.
  • Wie in Fig. 3A, die eine Draufsicht der vorliegenden Ausführungsform ist, und in Fig. 3B, die eine Schnittansicht längs der Linie IIIB-IIIB von Fig. 3A ist, gezeigt ist, ist auf einem isolierenden Substrat 11 eine aus einem dünnen polykristallinen Siliciumfilm gebildete Siliciuminsel 12 gebildet, ferner ist auf einem Gate- Isolierfilm 13, der auf der Siliciuminsel 12 vorgesehen ist, ein amorpher Siliciumfilm 14 gebildet, der mit Fremdatomen vom n-Typ und mit Wasserstoff dotiert ist. Ferner sind auf der Oberfläche der Siliciuminsel 12 Metallsilicidschichten 15 und 16 gebildet, die als Source- und Drainregionen dienen, außerdem ist auf der Oberfläche des amorphen Siliciumfilms 14 eine Metallsilicidschicht 17 gebildet. Die Metallsilicidschicht 17 und der amorphe Siliciumfilm 14 dienen als Gateelektrode. Ein Oberflächen-Passivierungsfilm 18 ist vorgesehen, der die Metallsilicidschichten 15 bis 17 bedeckt, wobei in dem Oberflächen-Passivierungsfilm 18 Durchgangslöcher gebildet sind, so daß eine Source-Elektrode 19a und eine Drain-Elektrode 19b, die auf dem Oberflächen-Passivierungsfilm 18 vorgesehen sind, durch die Durchgangslöcher mit der Source- bzw. der Drainregion in ohmschem Kontakt gehalten werden. In Fig. 3A sind der Gate-Isolierfilm 13 und der Oberflächen-Passivierungsfilm 18 einfachheitshalber weggelassen, wobei schraffierte Bereiche Flächen angeben, wo Metallsilicidschichten 15, 16 und 17 mit der Source-Elektrode 19a, der Drain-Elektrode 19b bzw. der Gate-Verdrahtung 19c in ohmschem Kontakt gehalten werden. Die auf den Metallsilicidschichten 15 und 16 gebildeten Source- und Drainregionen sind mit den Gate- bzw. Drain-Elektroden 19a bzw. 19b gut verklebt. Ferner besitzt sowohl die Sourceregion als auch die Drainregion in seitlicher Richtung einen niedrigen spezifischen Schichtwiderstand, ferner besitzt die Reihenschaltung der Source- und Drainregionen einen niedrigen Widerstandswert. Selbst wenn ferner jene Bereiche der Siliciuminsel 12, auf denen die Metallsilicidschichten 15 und 16 gebildet sind, erweitert sind, um eine Source-Verdrahtung und eine Drain-Verdrahtung zu bilden, werden der Widerstand sowohl der Source-Verdrahtung als auch der Drain-Verdrahtung nicht zu groß. Ahnlich besitzt die Gate-Elektrode, d. h. der amorphe Siliciumfilm 14, der von der Metallsilicidschicht 17 bedeckt ist, einen geringen Schichtwiderstand in seitlicher Richtung und kann erweitert werden, um die Gate-Verdrahtung 19c zu bilden oder um mit anderen TFT's verbunden zu werden.
  • Wasserstoff dringt kaum in eine Metallsilicidschicht ein. Da die obere und die untere Fläche des amorphen Siliciumfilms 14 mit der Metallsilicidschicht 17 bedeckt sind, kann der in dem amorphen Siliciumfilm 14 enthaltene Wasserstoff nur schwer nach außen entweichen. Daher wird bei der Wärmebearbeitung für die Herstellung der Metallsilicidschichten 15 bis 17 und bei der nachfolgenden Wärmebearbeitung der Wasserstoff im amorphen Siliciumfilm 14 durch den Gate-Isolierfilm 13 in dem polykristallinen Siliciumfilm 12 verteilt, so daß der Siliciumfilm 12 problemlos hydriert wird. Die Hydrierung verbessert die Eigenschaften der TFT's in hohem Maß.
  • In der vorliegenden Ausführungsform kann der im amorphen Siliciumfilm 14 und im polykristallinen Siliciumfilm 12 enthaltene Wasserstoff nicht entweichen, mit Ausnahme des an der Seitenfläche des Gate-Isolierfilms 13 entweichenden Wasserstoffs. Selbst wenn daher die Wärmebearbeitung bei einer 400ºC übersteigenden Temperatur ausgeführt wird, wird die Verbindung zwischen den Siliciumatomen und den Wasserstoffatomen mit Hilfe der abschirmenden Wasserstoffatome (wobei Schlenkerbindungen vernichtet werden) stabil gehalten, ferner wird der Widerstand der Gate- Elektrode auf einem niedrigen Wert gehalten. Weiterhin verändern sich die Eigenschaften der vorliegenden Ausführungsform mit der Zeit kaum. Die obigen Tatsachen gelten auch in einem Fall, in dem die Siliciuminsel 12 anstatt aus dem amorphen Siliciumfilm 14 aus einem mit Wasserstoff dotierten amorphen Siliciumfilm und einem polykristallinen Siliciumfilm gebildet ist, um die Gate- Elektrode zu bilden.
  • Im folgenden wird ein Verfahren zur Herstellung der vorliegenden Ausführungsform mit Bezug auf die Fig. 4A bis 4G erläutert.
  • Wie in Fig. 4A gezeigt, wird auf dem Isoliersubstrat 11 ein polykristalliner Siliciumfilm abgelagert und dann durch Photoätztechniken geformt, um die Siliciuminsel 12 zu bilden. Dann wird, wie in Fig. 4B gezeigt, durch ein CVD-Verfahren der Siliciumoxidfilm 13 abgelagert, um den Gate-Isolierfilm zu bilden, anschließend wird der amorphe Siliciumfilm 14, der mit Wasserstoff und mit Fremdatomen vom n-Typ dotiert ist, auf dem Siliciumoxidfilm 13 durch ein CVD-Verfahren wie etwa ein Plasma-CVD-Verfahren gebildet. Danach wird, wird in Fig. 4C gezeigt, das amorphe Silicium 14 durch Photoätztechniken selektiv geätzt, woraufhin eine Ätzung des Siliciumoxidfilms 13 ausgeführt wird, wobei der verbleibende amorphe Siliciumfilm als Maske verwendet wird, um den unerwünschten Bereich des Siliciumoxidfilms 13 zu beseitigen. Anschließend wird durch ein Kathodenzerstäubungsverfahren oder dergleichen eine Metallschicht 20 abgelagert, wie in Fig. 4B gezeigt ist. Dann wird eine Wärmebearbeitung bei einer Temperatur von 200 bis 500ºC ausgeführt, um das Metall zu einer Reaktion mit Silicium zu veranlassen, wodurch die Metallsilicidschichten 15 bis 17 gebildet werden, wie in Fig. 4E gezeigt ist. Danach werden die Metallschicht 12 auf der Seitenfläche des Siliciumoxidfilms 13 und die verbleibende Metallschicht 20 auf der Oberfläche des Substrats 11 durch Säure beseitigt.
  • Anschließend wird, wie in Fig. 4F gezeigt ist, der Oberflächenpassivierungsfilm 18 aus Siliciumoxid, Phosphorsilicatglas, Siliciumnitrid oder anderem hergestellt, woraufhin in dem Oberflächen-Passivierungsfilm 18 durch Photoätztechniken Durchgangslöcher gebildet werden. Anschließend wird auf dem Oberflächen-Passivierungsfilm 18 durch das Kathodenzerstäubungsverfahren oder anderes eine Elektrodenschicht gebildet, woraufhin für die Elektrodenschicht durch Photoätztechniken eine Mustererzeugung ausgeführt wird, um die Source-Elektrode 19a und die Drain-Elektrode 19b zu erhalten, wie in Fig. 4G gezeigt ist.
  • In dem obigen Prozeß wird durch die Wärmebearbeitung eine Kanalregion der Siliciuminsel 12, die unter dem Gate-Isolierfilm 13 vorhanden ist, hydriert, um die Metallsilicidschichten 15 bis 17 herzustellen. Nach dem Abschluß der obigen Wärmebearbeitung kann jedoch eine zusätzliche Wärmebearbeitung bei einer weiter erhöhten Temperatur ausgeführt werden, um die Verteilung des Wasserstoffs in der Siliciuminsel 12 zu erleichtern.
  • In der obigen Erläuterung ist die Siliciuminsel 12 aus polykristallinem Silicium hergestellt. Es kann jedoch auf dem Isoliersubstrat 11 ein amorpher Siliciumfilm abgelagert werden, um die Siliciuminsel 12 zu bilden, ferner kann anstelle des amorphen Siliciumfilms 14 ein polykristalliner Siliciumfilm abgelagert werden, um die Gate- Elektrode zu bilden. Ferner ist die vorliegende Erfindung auf einen p-Kanal-MOSFET und auf einen n-Kanal-MOSFET anwendbar, wobei in jeden von diesen Fremdatome in jene Bereiche des Dünnfilms 12 diffundiert wird, die mit den Source- und Drain-Elektroden in Kontakt gehalten wird. Ferner können die gesamten Siliciuminseln 12 mit Ausnahme der Kanalregion vom Metallsilicid belegt werden.
  • Ein Metall für die Herstellung des Metallsilicids wird aus einer Gruppe ausgewählt, die aus Platin, Molbydän, Titan, Palladium und Mischungen dieser Metalle besteht.
  • Wie oben erläutert worden ist, kann gemäß der vorliegenden Erfindung ein TFT mit einer Selbstausrichtungsstruktur bei niedriger Temperatur in kurzer Zeit hergestellt werden, wobei der Schichtwiderstand der Gate-Elektrode reduziert werden kann, weil die Metallsilicidschicht in der Gate-Elektrode gebildet ist. Ferner wird die polykristalline Siliciumschicht durch die Wärmebearbeitung hydriert, um die Metallsilicidschichten zu bilden, d. h., daß sie ohne Erhöhung der Anzahl der Herstellungsschritte hydriert werden kann. Selbst wenn eine zusätzliche Wärmebearbeitung ausgeführt wird, nachdem die Wärmebearbeitung für die Bildung der Metallsilicidschichten beendet worden ist, besteht keine Gefahr eines Entweichens von Wasserstoff aus dem Siliciumfilm nach außen, so daß der TFT stabile Eigenschaften besitzt.

Claims (9)

1. Auf einem isolierenden Substrat gebildeter Dünnfilmtransistor, der aufweist:
ein aus Glas bestehendes isolierendes Substrat (1, 11);
einen dünnen Halbleiterfilm (2, 12), der auf dem isolierenden Substrat gebildet ist und die Form einer Insel hat;
eine Gate-Elektrode (10c; 14, 17), die auf einem Gate- Isolierfilm (3, 13) gebildet ist, welcher Gate-Isolierfilm auf dem dünnen Halbleiterfilm (2, 12) gebildet ist; und
ein Paar chemischer Verbindungsschichten (10a, 10b; 15, 16), die im dünnen Halbleiterfilm (2, 12) nach dessen Abätzen zwecks dessen Unterschnitts bei Füllung des Unterschnitts durch die chemischen Verbindungsschichten derart gebildet sind, daß der unterhalb des Gate-Isolierfilms (3, 13) vorhandene Teil des dünnen Halbleiterfilms zwischen den chemischen Verbindungsschichten (10a, 10b; 15, 16) liegt und zwischen dem isolierenden Substrat und dem Gate-Isolierfilm laminiert ist und jede der chemischen Verbindungsschichten von der Gate- Elektrode (10c; 14, 17) durch den Gate-Isolierfilm (3, 13) isoliert ist, wobei die chemischen Verbindungsschichten (10a, 10b; 15, 16) aus einer chemischen Verbindung bestehen, die aus a) Pt oder Mo oder Ti oder Pd oder Mischungen davon und b) einem Halbleitermaterial gebildet ist, welches Halbleitermaterial das gleiche wie das zur Bildung des dünnen Halbleiterfilms (2, 12) ist.
2. Dünnfilmtransistor nach Anspruch 1, bei dem der dünne Halbleiterfilm (2, 12) in einem einkristallinen Zustand, einem polykristallinen Zustand oder einem amorphen Zustand ist.
3. Dünnfilmtransistor nach Anspruch 1, bei dem der dünne Halbleiterfilm (2, 12) aus einem Material besteht, das aus der aus Silizium, Germanium, Tellur und Verbindungshalbleitermaterialien, wie Cadmiumselenid und Galliumarsenid, bestehenden Gruppe gewählt ist.
4. Dünnfilmtransistor nach Anspruch 1, bei dem die Gate-Elektrode (10c) aus einer Verbindung eines Halbleitermaterials mit einem Metall besteht.
5. Dünnfilmtransistor nach Anspruch 4, bei dem der metallische Bestandteil der Verbindung der Gate-Elektrode (10c) aus der aus Platin, Molybdän, Wolfram und Titan bestehenden Gruppe gewählt ist.
6. Dünnfilmtransistor nach Anspruch 1, bei dem die Gate-Elektrode (14, 17) die aus einem Halbleitermaterial bestehende erste Schicht (14) und die aus einer Verbindung dieses Halbleitermaterials mit einem Metall bestehende zweite Schicht (17) enthält.
7. Dünnfilmtransistor nach Anspruch 6, bei dem die erste Schicht (14) im polykristallinen Zustand oder im amorphen Zustand ist.
8. Dünnfilmtransistor nach Anspruch 6, bei dem sowohl die erste Schicht (14) als auch der dünne Halbleiterfilm (12) im polykristallinen Zustand oder im amorphen Zustand ist und außerdem Wasserstoff enthält.
9. Dünnfilmtransistor nach Anspruch 1, bei dem die Gate-Elektrode (10c; 14, 17) und die chemischen Verbindungsschichten (10a, 10b; 15, 16) als Leiter zur Verbindung einer Mehrzahl von Dünnfilmtransistoren dienen.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8710359D0 (en) * 1987-05-01 1987-06-03 Inmos Ltd Semiconductor element
US5212400A (en) * 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US4998152A (en) * 1988-03-22 1991-03-05 International Business Machines Corporation Thin film transistor
JPH0691108B2 (ja) * 1988-03-22 1994-11-14 インタ‐ナシヨナル・ビジネス・マシ‐ンズ・コ‐ポレ‐シヨン 薄膜電界効果トランジスタの製造方法
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
US5066613A (en) * 1989-07-13 1991-11-19 The United States Of America As Represented By The Secretary Of The Navy Process for making semiconductor-on-insulator device interconnects
US5231297A (en) * 1989-07-14 1993-07-27 Sanyo Electric Co., Ltd. Thin film transistor
JP2941908B2 (ja) * 1989-07-31 1999-08-30 キヤノン株式会社 薄膜トランジスタ及びその製造方法並びにそれを有する装置
US5231042A (en) * 1990-04-02 1993-07-27 National Semiconductor Corporation Formation of silicide contacts using a sidewall oxide process
US5107321A (en) * 1990-04-02 1992-04-21 National Semiconductor Corporation Interconnect method for semiconductor devices
GB9008214D0 (en) * 1990-04-11 1990-06-13 Gen Electric Co Plc Semiconductor devices
JP2566175B2 (ja) * 1990-04-27 1996-12-25 セイコー電子工業株式会社 半導体装置及びその製造方法
US6893906B2 (en) * 1990-11-26 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
TW209895B (de) * 1990-11-26 1993-07-21 Semiconductor Energy Res Co Ltd
US5420048A (en) * 1991-01-09 1995-05-30 Canon Kabushiki Kaisha Manufacturing method for SOI-type thin film transistor
JP2657588B2 (ja) * 1991-01-11 1997-09-24 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US6979840B1 (en) * 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
JPH0590587A (ja) * 1991-09-30 1993-04-09 Sony Corp 絶縁ゲート型電界効果トランジスタ
US5306951A (en) * 1992-05-14 1994-04-26 Micron Technology, Inc. Sidewall silicidation for improved reliability and conductivity
US5418398A (en) * 1992-05-29 1995-05-23 Sgs-Thomson Microelectronics, Inc. Conductive structures in integrated circuits
JP3562588B2 (ja) * 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
US6997985B1 (en) 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US7465679B1 (en) * 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
JPH07175084A (ja) * 1993-12-21 1995-07-14 Hitachi Ltd 液晶表示装置及びその製造方法
US5344790A (en) * 1993-08-31 1994-09-06 Sgs-Thomson Microelectronics, Inc. Making integrated circuit transistor having drain junction offset
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
US5641708A (en) * 1994-06-07 1997-06-24 Sgs-Thomson Microelectronics, Inc. Method for fabricating conductive structures in integrated circuits
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100304551B1 (ko) * 1994-09-23 2001-12-01 구자홍 박막트랜지스터제조방법
US6219114B1 (en) * 1995-12-01 2001-04-17 Lg Electronics Inc. Liquid crystal display device with reduced source/drain parasitic capacitance and method of fabricating same
US6746905B1 (en) 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
KR100252926B1 (ko) * 1996-06-28 2000-04-15 구본준 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법
GB2339966B (en) * 1996-06-28 2000-12-20 Lg Electronics Inc Polysilicon thin film transistor
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
EP0981164A3 (de) * 1998-08-18 2003-10-15 International Business Machines Corporation Füllung mit niedrigem Widerstand für Kondensator in tiefem Graben
JP3417866B2 (ja) * 1999-03-11 2003-06-16 株式会社東芝 半導体装置およびその製造方法
JP2002231950A (ja) * 2001-01-30 2002-08-16 Takuo Sugano 完全反転型ｓｏｉｍｏｓｆｅｔ
US6982194B2 (en) * 2001-03-27 2006-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7189997B2 (en) 2001-03-27 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6635946B2 (en) * 2001-08-16 2003-10-21 Macronix International Co., Ltd. Semiconductor device with trench isolation structure
JP4382375B2 (ja) * 2003-03-13 2009-12-09 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
US20090267157A1 (en) * 2004-12-06 2009-10-29 Koninklijke Philips Electronics N.V. Method or manufacturing a semiconductor device and semiconductor device obtained by using such a method
KR101913207B1 (ko) * 2011-10-12 2018-11-01 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
US9754935B2 (en) 2014-08-07 2017-09-05 International Business Machines Corporation Raised metal semiconductor alloy for self-aligned middle-of-line contact

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
JPS567480A (en) * 1979-06-29 1981-01-26 Mitsubishi Electric Corp Film transistor
US4336550A (en) * 1980-03-20 1982-06-22 Rca Corporation CMOS Device with silicided sources and drains and method
US4554572A (en) * 1983-06-17 1985-11-19 Texas Instruments Incorporated Self-aligned stacked CMOS
GB8406330D0 (en) * 1984-03-10 1984-04-11 Lucas Ind Plc Amorphous silicon field effect transistors

Also Published As

Publication number Publication date
EP0197531A3 (en) 1989-06-14
EP0197531A2 (de) 1986-10-15
EP0197531B1 (de) 1993-07-28
DE3688758D1 (de) 1993-09-02
US4954855A (en) 1990-09-04

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