KR101913207B1 - 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 - Google Patents

박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 Download PDF

Info

Publication number
KR101913207B1
KR101913207B1 KR1020110103921A KR20110103921A KR101913207B1 KR 101913207 B1 KR101913207 B1 KR 101913207B1 KR 1020110103921 A KR1020110103921 A KR 1020110103921A KR 20110103921 A KR20110103921 A KR 20110103921A KR 101913207 B1 KR101913207 B1 KR 101913207B1
Authority
KR
South Korea
Prior art keywords
electrode
drain electrode
source electrode
etch stop
layer
Prior art date
Application number
KR1020110103921A
Other languages
English (en)
Other versions
KR20130039403A (ko
Inventor
이현정
조성행
이우근
하장훈
변희준
홍지윤
오지수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020110103921A priority Critical patent/KR101913207B1/ko
Priority to US13/650,528 priority patent/US9117917B2/en
Publication of KR20130039403A publication Critical patent/KR20130039403A/ko
Priority to US14/743,387 priority patent/US9647136B2/en
Application granted granted Critical
Publication of KR101913207B1 publication Critical patent/KR101913207B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

기판 위에 형성된 반도체층, 상기 반도체층 위에 서로 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극 사이의 상기 반도체층 내에 형성되는 채널 영역, 상기 채널영역과 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 형성된 식각 방지층 및 상기 제1 소스 전극과 전기적으로 연결된 제2 소스 전극과 상기 제1 드레인 전극과 전기적으로 연결된 제2 드레인 전극을 포함하는 박막 트랜지스터가 개시된다.

Description

박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법에 관한 것이다.
최근 액정 표시 장치 또는 유기 발광 장치와 같은 표시 장치는 고해상도, 고속 구동을 위해 산화물 반도체층을 채널으로 이용한 박막 트랜지스터를 사용한다. 통상적으로 산화물 반도체층을 포함한 박막 트랜지스터는 게이트 전극이 기판에 가까운 쪽에 위치한 바텀 게이트(bottom gate) 구조를 갖는다. 바텀 게이트 구조를 갖는 박막 트랜지스터에서 소스 전극 및 드레인 전극은 산화물 반도체층 위에 위치한다. 소스와 드레인 전극들 사이의 산화물 반도체층 위에 박막 트랜지스터의 채널 (channel)이 형성되고, 채널 길이(channel length)는 산화물 반도체층과 소스 전극의 접촉점과 산화물 반도체층과 드레인 전극의 접촉점 사이의 거리가 된다. 금속을 포함한 소스 및 드레인 전극들이 식각될 때, 산화물 반도체층은 손상을 받는다. 이러한 손상을 방지하기 위해 산화물 반도체층 위에 식각 방지층이 형성되고 식각 방지층을 사이에 두고 식각 방지층의 양 단부의 부분들과 중첩하도록 소스 전극 및 드레인 전극이 이격하여 형성된다. 그러한 경우, 박막 트랜지스터의 채널 길이는 식각 방지층의 길이가 된다. 식각 방지층의 길이를 축소하면 채널 길이가 축소된다. 그러나, 소스와 드레인 전극들 사이의 최소 거리(A)와 식각 방지층 상에 소스와 드레인 전극들이 중첩하는 그것들의 각 최소 중첩 거리(OD)는 제조 공정에 의해 주어진다. 따라서, 식각 방지층의 길이, 즉 박막 트랜지스터의 채널 길이(L)는 최소 A+2OD가 된다. 따라서, 소스와 드레인 전극들이 식각 방지층을 중첩하는 구조는 박막 트랜지스터의 채널 길이를 A+2OD보다 축소할 수 없다는 문제를 발생한다. 그럼에도 불구하고, 채널 길이(L)를 A+2OD보다 적게 축소하는 경우에, 소스 전극과 드레인 전극이 형성될 때 산화물 반도체층이 식각되고 그것에 의해 고장난(failed) 박막 트랜지스터를 발생할 수 있다. 즉, 식각 방지층과 소스 및 드레인 전극들 사이의 마스크 오정렬이 발생할 경우, 소스 및 드레인 전극들의 형성 공정에서 소스 전극 또는 드레인 전극의 단부 측벽이 식각 방지층의 측벽과 이격될 수 있고, 그것에 의해 노출된 산화물 반도체층이 식각 공정에서 손상을 받고 박막 트랜지스터의 고장을 초래할 수 있다. 이러한 문제를 해결하기 위해 식각 방지층의 길이를 A+2OD로 형성하는 것은 채널 길이의 증가를 초래할 수 있다. 채널 길이가 증가할 경우, 트랜지스터가 동작할 때 정해진 전류값(Ids)을 흐르게 하기 위해서는 채널 폭이 증가된다. 채널 길이 및 채널 폭의 증가는 박막 트랜지스터의 크기 증가를 의미한다. 채널 폭의 증가는 소스 및 드레인 전극들의 면적을 증가시킨다. 소스 전극의 면적 증가는 게이트 전극과 소스 전극 사이의 정전 용량(capacitance, Cgs)을 증가시킨다. Cgs 증가는 킥 백 전압(Kick back voltage)을 증가시키고, 표시 장치 내 박막 트랜지스터들의 킥 백 전압의 산포를 초래한다. 이는 화질 불량을 야기시킨다. 또한, 소스 및 드레인 전극들의 면적 증가는 표시 장치의 개구율 감소를 초래한다.
따라서, 본 발명의 목적은 게이트 전극과 소스 전극 사이의 정전 용량(Cgs)를 감소시키는 박막 트랜지스터 및 박막 트랜지스터 표시판 그리고 이들을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 크기가 감소된 박막 트랜지스터 및 이를 포함한 박막 트랜지스터 표시판 그리고 이들을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 개구율이 증가된 박막 트랜지스터 표시판 그리고 이를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성된 반도체층, 상기 반도체층 위에 서로 이격하여 형성된 제1 소스 전극 및 제1 드레인 전극, 상기 제1 소스 전극 및 상기 제1 드레인 전극 사이의 상기 반도체층 내에 형성되는 채널 영역, 상기 채널 영역과 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 형성된 식각 방지층, 및
상기 제1 소스 전극과 접촉된 제2 소스 전극과 상기 제1 드레인 전극과 접촉된 제2 드레인 전극을 포함한다.
상기 제1 소스 전극과 상기 제2 소스 전극의 접촉점과 상기 제1 드레인 전극과 상기 제2 드레인 전극의 접촉점 사이의 최단 거리가 채널 길이보다 클 수 있다.
상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 간격은 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 간격보다 클 수 있다.
상기 반도체층의 측벽과 상기 제1 소스 전극 및 상기 제1 드레인 전극의 바깥 쪽 측벽들은 실질적으로 동일선 상에 정렬될 수 있다.
상기 식각 방지층은 상기 반도체층의 측벽을 덮을 수 있다.
상기 식각 방지층은 제1 비아홀과 제2 비아홀을 포함하고, 상기 제1비아홀을 통해 상기 제1 소스 전극과 상기 제2 소스 전극은 접촉하고, 상기 제2 비아홀을 통해 상기 제1 드레인 전극과 제2 드레인 전극은 접촉할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 반도체층을 형성하는 단계, 상기 반도체층 위에 서로 이격하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계, 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 식각 방지층을 형성하는 단계, 및 상기 식각 방지층 위에 상기 제1 소스 전극 및 상기 제1 드레인 전극과 각각 전기적으로 연결된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함한다. 상기 제1 소스 전극 및 상기 제1 드레인 전극을 형성하는 단계와 상기 식각 방지층을 형성하는 단계는 단일 마스크에 의해 형성된다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 형성된 게이트 패드와 게이트 전극을 포함한 게이트 선, 상기 게이트 전극 위에 형성된 반도체층, 상기 반도체층 위에 서로 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 노출된 반도체층 위에 형성된 식각 방지층 및 상기 제1 소스 전극과 접촉하는 제2 소스 전극, 상기 제1 드레인 전극과 접촉하는 제2 드레인 전극 및 데이터 패드를 포함한 데이터 선을 포함한다.
상기 식각 방지층은 상기 반도체층의 측벽을 덮을 수 있다.
상기 식각 방지층은 상기 게이트 전극과 중첩될 수 있다.
상기 데이터선 위에 형성되고 상기 제2 드레인 전극을 노출시키는 접촉 구멍이 형성된 보호막 및 상기 보호막 위에 형성되고 상기 접촉 구멍을 통해 전기적으로 연결된 화소 전극을 포함하고, 상기 식각 방지층은 상기 접촉 구멍과 중첩될 수 있다.
상기 식각 방지층의 측벽은 상기 게이트 전극의 측벽과 상기 화소 전극의 측벽 사이에 위치할 수 있다.
상기 게이트 패드의 상부에는 상기 식각 방지층이 위치할 수 있다.
상기 데이터 패드의 하부에는 상기 식각 방지층이 위치할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 박막 트랜지스터의 크기를 감소시키고, 게이트 전극과 소스 전극 사이의 정전 용량을 감소시킬 수 있다. 또한, 박막 트랜지스터 표시판의 개구율을 증가시킬 수 있다. 그 밖에 다른 효과들은 이하 발명을 실시하기 위한 구체적 내용의 기재에 의해 당해 기술 분야에서 통상의 지식을 가진 자에 의해 도출될 수 있을 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a 내지 도 2f는 도 2에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 2g는 도 2d에 표시된 G 영역의 부분 확대도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 5a는 도 4에 도시된 박막 트랜지스터 표시판을 VA-VA'을 따라 절단한 단면도이다.
도 5b는 도 4에 도시된 박막 트랜지스터 표시판을 VB-VB'을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명을 제조하고 사용하는 방법이 상세히 설명된다. 본 발명의 명세서에서, 동일한 참조번호들은 동일한 부품들 또는 구성요소들을 나타낸다는 것을 유의하여야 한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참고하면, 기판(110) 위에 게이트 전극(124)이 배치된다. 기판(110)은 단결정 또는 다결정의 실리콘일 수 있고, 유리 또는 플라스틱이 될 수 있다.
게이트 전극(124)은 티타늄 또는 티타늄 합금으로 형성된 제1 층(124a)과 구리 또는 구리 합금으로 형성된 제2 층(124b)으로 구성된 이중막 구조를 가질 수 있다. 또 다른 예에 따르면, 이중막 구조는 Mo/Al, Ti/Al, Ta/Al, Ni/Al, TiNx/Al, Co/Al, CuMn/Cu, Ti/Cu, TiN/Cu, Mo/Cu 또는 TiOx/Cu가 될 수 있다. 본 발명의 다른 예에 따르면, 게이트 전극(124)은 삼중막 구조를 가질 수 있다. 삼중막 구조는 Mo/Al/Mo, Ti/Cu/CuMn, TiMn/Cu/CuMn, CuMn/Cu/CuMn, Ti/Cu/Ti, TiNx/Cu/TiNx, 또는 TiOx/Cu/TiOx가 될 수 있다.
게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 제1 게이트 절연막과 제2 게이트 절연막(도시되지 않았음)을 포함할 수 있다. 게이트 전극(124)과 접촉하는 제1 게이트 절연막은 질화규소(SiNx)로 형성될 수 있다. 후술되는 반도체층(154)과 접촉하는 제2 게이트 절연막은 산화규소(SiOx)로 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 게이트 절연막(140)은 SiOxNy, SiOF, SiNF 또는 SiONF를 포함할 수 있다.
게이트 절연막(140) 위에는 반도체층(154)이 형성되어 있다. 반도체층(154)의 측벽들은 게이트 전극(124)의 측벽들 내측의 게이트 절연막(140)에 위치한다. 본 발명에 따른 반도체층(154)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 인듐갈륨아연계 산화물(InGaZnO) 또는 인듐아연주석계 산화물(InZnSnO)을 포함할 수 있다. 다른 실시예에 따르면, 산화물 반도체는 AXBXOX 또는 AXBXCXOX로 표현되는 화학식을 갖는 화합물일 수 있다. A는 아연(Zn) 또는 카드뮴(Cd), B는 갈륨(Ga), 주석(Sn) 또는 인듐(In), C는 아연(Zn), 카드뮴(Cd), 갈륨(Ga), 인듐(In), 또는 하프늄(Hf) 일 수 있다. X는 O이 아니며, A, B, 및 C는 서로 다르다. 본 발명에 따라 산화물 반도체는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, ZnSnInO, HfInZnO, HfZnSnO 및 ZnO를 포함한 군으로부터 선택된 물질일 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소의 유효 이동도보다 약 2 내지 약 100배 더 큰 유효 이동도(effective mobility)를 갖고 있다.
반도체층(154) 위에 소스 전극(173)과 드레인 전극(175)이 형성되어 있다. 소스 전극(173)과 드레인 전극(175)은 그것들의 아래에 있는 게이트 전극(124)의 적어도 일부분과 이격되어 중첩된다. 소스 전극(173)은 제1 및 제2 소스 전극들(165s, 174s)로 이루어진다. 드레인 전극(175)은 제1 및 제2 드레인 전극들(165d, 174d)로 이루어진다.
제1 소스 전극(165s)과 제1 드레인 전극(165d)은 반도체층(154) 위에 서로 이격되어 형성되어 있다. 제1 소스 및 드레인 전극들(165s, 165d)의 측벽들은 반도체층(154)의 측벽들과 실질적으로 동일선상에 정렬된다.
제1 소스 전극(165s)과 제1 드레인 전극(165d)의 각각의 한 표면은 반도체층(154)과 접촉하고, 상기 표면과 대향하는 그것들의 다른 표면들의 적어도 일부는 제2 소스 전극(174s)및 제2 드레인 전극(174d)과 각각 접촉한다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 동일한 물질로 형성될 수 있으며 전도성 산화물 반도체를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 갈륨아연계 산화물(GaZnO)을 포함할 수 있다. 갈륨아연계 산화물(GaZnO)에 포함된 갈륨(Ga) 대 아연(Zn)의 함량비는 약 2원자%(atomic%) 내지 20 원자%(atomic%) 대 약 80원자%(atomic%) 내지 98 원자%(atomic%)일 수 있다.
제1 소스 전극(165s)과 제1 드레인 전극(165d)은 반도체층(154)과 제2 소스 전극(174s) 사이의 접촉 저항과 반도체층(154)과 제2 드레인 전극(174d) 사이의 접촉 저항을 낮추는 역할을 한다. 제1 소스 전극(165s)또는 제1 드레인 전극(165d)의 캐리어 농도는 약 1017/cm3 내지 약 1021/cm3 범위 내의 한 값일 수 있다. 본 발명의 다른 실시예에 따르면, 제1 소스 전극(165s)과 제1 드레인 전극(165d)의 캐리어 농도는 제1 소스 전극(165s)과 제1 드레인 전극(165d)에 포함된 원소의 종류 또는 성분비에 따라 조절될 수 있다. 예를 들어 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 산화아연(ZnO) 또는 산화주석(SnO2)을 포함할 수 있다. 산화아연(ZnO) 또는 산화주석(SnO2)의 캐리어 농도을 조절하기 위해 알루미늄(Al), 갈륨(Ga), 붕소(B), 인듐(In), 이트륨(Y), 스칸듐(Sc), 불소(F), 바나듐(V), 규소(Si), 게르마늄(Ge), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 안티몬(Sb), 비소(As), 나이오븀(Nb), 탄탈륨(Ta) 및 이들의 혼합물들 중 선택된 적어도 하나의 물질이 도펀트(dopant)로 사용될 수 있다.
제1 소스 전극(165s)과 제1 드레인 전극(165d)은 약 100Å내지 약 600Å 범위 내의 두께로 형성될 수 있다. 반도체층(154)이 In을 포함한 산화물 반도체층인 경우, 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 In 환원에 의한 In 석출을 억제할 수 있다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 후술하는 제2 소스 전극(174s)과 제2 드레인 전극(174d)의 금속 원자가 반도체층(154)으로 확산(diffusion) 또는 일렉트로마이그레이션(electromigration) 하는 것을 방지할 수 있다.
제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이의 반도체층(154) 내에 채널 영역(channel area)이 형성된다. 제1 소스 전극(165s)과 반도체층(154) 사이의 접촉점과 제1 드레인 전극(165d)과 반도체층(154) 사이의 접촉점 사이의 거리에 의해 채널 길이(channel length, L)가 정해진다.
식각 방지층(160)이 제1 소스 전극(165s), 제1 드레인 전극(165d), 제1 소스 전극(165s) 및 제1 드레인 전극(165d) 사이의 채널 영역 및 게이트 절연막(140) 위에 형성되어 있다. 식각 방지층(160)은 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에 노출된 반도체층(154)과 접촉한다. 식각 방지층(160)은 반도체층(154)의 측벽들을 감싸고 있다. 식각 방지층(160)은 산화규소(SiOx)를 포함할 수 있다. 식각 방지층(160)의 두께는 약 300Å 내지 약 600Å 내의 한 값을 가질 수 있다.
제1 및 제2 비아홀들(162a, 162b)이 식각 방지층(160)에 형성되어 있다. 제1 비아홀(162a)은 제1 소스 전극(165s)의 일부를 노출시키고, 제2 비아홀(162b)은 제1 드레인 전극(165d)의 일부를 노출시킨다. 제1 비아홀(162a)와 제2 비아홀(162b) 사이의 간격은 채널 길이(L)보다 크다.
제2 소스 전극(174s)과 제2 드레인 전극(174d)이 식각 방지층(160) 위에 형성되고, 제1 및 제2 비아홀들(162a, 162b)을 통해 제1 소스 전극(165s) 및 제1 드레인 전극(165d)과 각각 전기적으로 연결된다. 제2 소스 전극(174s)과 제2 드레인 전극(174d) 사이의 간격은 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이의 간격보다 크다. 제2 소스 및 제2 드레인 전극들(174s, 174d)은 동일한 물질로 형성될 수 있다. 예를 들면, 제2 소스 및 제2 드레인 전극들(174s, 174d)은 구리(Cu) 또는 구리 합금으로 이루어질 수 있다. 구리 합금은 구리와 약 0.1 원자%(atomic %) 내지 약 30원자%(atomic %)의 망간(Mn), 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 또는 주석(Sn)을 포함할 수 있다.
제2 소스 전극(174s)과 제2 드레인 전극(174d)은 약 1,000Å 내지 약 5,000Å범위 내의 두께로 형성될 수 있다. 제2 소스 전극(174s)과 제2 드레인 전극(174d) 사이에서 식각 방지층(160)이 노출된다.
도면에 도시되지는 않았으나, 제2 소스 전극(174s)과 제2 드레인 전극(174d) 위에는 캡핑층(capping layer)이 형성될 수 있다. 캡핑층(capping layer)은 구리 합금 질화물(Cu-alloy nitride), 구리망간 합금(CuMn alloy), 구리망간알루미늄 합금(CuMnAl alloy), 구리망간 질화물(CuMnN), 또는 구리산화물(CuO)을 포함할 수 있다. 캡핑층(capping layer)은 제2 소스 전극(174s)과 제2 드레인 전극(174d)이 후술되는 보호막(180)을 형성하는 공정 중에 산화되는 것을 방지할 수 있다.
보호막(180)이 제2 소스 전극(174s), 제2 드레인 전극(174d), 및 식각방지층(160) 위에 배치된다. 보호막은 질화규소(SiNx)를 포함할 수 있다. 보호막(180)은 약 300Å 내지 약 50,000Å의 두께를 가질 수 있다. 보호막은 산화티탄(TiO2), 알루미나(Al2O3) 또는 지르코니아(ZrO2)와 같은 무기 절연물 또는 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane) 또는 실란(Silane)과 같은 유기 절연물에 의해 형성될 수 있다.
본 발명의 실시예에 따르면, 제1 소스 전극(165s) 및 제1 드레인 전극(165d)이 식각방지층(160) 하부에 위치하기 때문에, 채널 길이(L)가 공정 한계(process margin)만 고려하여 정해질 수 있다. 반면, 종래 기술에서 소스 전극(173)과 드레인 전극(175)이 식각 방지층(160) 위에 중 적어도 일부 중첩되어 배치되기 때문에, 소스 및 드레인 전극들(173, 75)과 식각 방지층(160)의 중첩 거리(OD)만큼 채널 길이(L)가 증가한다. 예를 들어, 공정상 구현할 수 있는 소스 전극과 드레인 전극 사이의 최소 거리(A)가 3.5㎛라고 가정하면, 본 발명의 실시예에서는 채널 길이(L)가 3.5㎛인 트랜지스터 형성이 가능하다. 반면, 종래 기술에서 채널 길이(L)는 소스 전극 및 드레인 전극 사이의 최소 거리(A)인 3.5㎛와 소스 및 드레인 전극들과 식각방지층의 중첩 거리(2OD)를 합한 값(A+2OD)이 된다. 증가된 채널 길이(L)는 트랜지스터가 동작할 때 정해진 전류값(Ids)을 얻기 위해 채널 폭을 증가시키고, 이에 의해 소스 및 드레인 전극들의 면적은 증가된다.
따라서, 본 발명의 실시예에 따르면 트랜지스터의 채널 길이가 감소됨에 의해 채널 폭 및 트랜지스터의 크기를 감소시킬 수 있다. 또한, 소스 전극과 드레인 전극의 면적을 감소시켜 소스 전극과 게이트 전극 사이의 정전 용량(capacitance, Cgs)을 감소시킬 수 있다.
또한, 본 발명의 실시예에 따르면 식각 방지층(160)의 오정렬(misalignment)이 발생하더라도 제1 소스 및 제1 드레인 전극들(165s, 165d)이 식각 방지층(160)의 하부에 형성됨에 의해 Cgs에 영향을 주는 게이트 전극(124)과 제1 소스 전극(165s) 사이의 거리(d)는 변하지 않는다. 따라서, 식각 방지층(160)의 오정렬에 의해 Cgs는 변하지 않는다.
이하, 도 2a 내지 도 2f를 참조하여 도 1에 도시된 박막 트랜지스터의 제조 방법이 상세히 설명된다.
도 2a를 참조하면, 기판(110) 위에 스퍼터링법에 의해 게이트 도전층(미도시)이 형성된다. 게이트 도전층(미도시)은 사진 공정을 이용하여 패터닝됨에 의해 게이트 전극(124)을 형성한다. 일 실시예에 따른 게이트 전극(124)은 티타늄을 포함한 제1 층(124a)과 구리를 포함한 제2 층(124b)으로 이루어진 이중 구조를 가질 수 있다. 티타늄은 약 50Å내지 약 1,000Å 범위 내의 두께를 가질 수 있고, 구리는 약 1,000Å 내지 약 10,000Å 범위 내의 두께를 가질 수 있다. 티타늄과 구리의 이중 구조를 갖는 게이트 도전층은 습식 식각(wet etch)에 의해 패터닝될 수 있다. 습식 식각에 사용되는 식각액(etchant)은 암모늄퍼설페이트(ammonium persulfate), 아미노테트라졸(aminotetrazole), 질산(nitric acid), 아세트산(acetic acid), 메탄구연산(methane citric acid) 및 불산(hydrofluoric acid, HF)을 포함할 수 있다.
게이트 절연막(140)이 화학기상증착법(chemical vapor deposition, CVD)에 의해 게이트 전극(124) 및 기판(110) 위에 형성된다. 게이트 절연막(140)은 질화규소(SiNx)와 산화규소(SiOx)의 이중막 구조를 포함할 수 있다. 질화규소(SiNx)는 약 1,000Å내지 약 5,000Å 두께를 가질 수 있고, 산화규소(SiOx)는 약 300Å 내지 약 2,000Å 범위 내의 두께를 가질 수 있다.
제1 산화물층(154m)이 게이트 절연막(140) 위에 형성된다. 제1 산화물층(154m)은 인듐갈륨아연계 산화물(InGaZnO)을 포함할 수 있다. 제1 산화물층(154m)은 스퍼터링법(sputtering)에 의해 약 200Å 내지 약 1,000Å 두께로 형성될 수 있다. 다른 실시예에 따르면, 제1 산화물층(154m)은 도 1에 전술된 물질로 형성될 수 있다.
제2 산화물층(165m)이 제1 산화물층(154m) 위에 형성된다. 제2 산화물층(165m)은 갈륨아연계 산화물(GaZnO)을 포함할 수 있다. 제2 산화물층(165m)은 스퍼터링법에 의해 약 100Å 내지 약 600Å 두께로 형성될 수 있다. 다른 실시예에 따르면 제2 산화물층(165m)은 도 1에 전술된 제1 소스 전극(165s)과 제1 드레인 전극(165d)을 구성하는 물질로 형성될 수 있다.
도시되지 않았지만, 감광막(photoresist film)이 제2 산화물층(165m) 위에 형성된다. 감광막은 도 1의 제1 소스 전극(165s) 및 제1 드레인 전극(165d)을 형성하기 위해 주지된 사진식각 공정(photolithography)에 의해 패터닝 된다. 이 때, 감광막에 조사되는 광 에너지는 약 40mJ 내지 약 50mJ일 수 있다. 광 에너지는 감광막의 두께, 물질 등에 따라 달라질 수 있다. 패턴된 감광막(50)은 제1 두꺼운 부분(50a)과 상대적으로 제2 얇은 부분(50b)을 가질 수 있다. 제1 두꺼운 부분(50a)과 제2 얇은 부분(50b)은 슬릿 패턴들, 격자패턴들 또는 반투명층을 포함하는 마스크(미도시)에 의해 형성될 수 있고, 제2 얇은 부분(50b)은 박막 트랜지스터의 채널 영역에 대응한다.
도 2b를 참조하면, 감광막(50)이 형성되지 않은 영역에 위치한 제2 산화물층(165m)과 제1 산화물층(154m)이 습식 식각에 의해 제거되어 반도체층(154)과 패턴된 제2 산화물층(165p)이 형성된다. 습식 식각에 사용되는 제1 식각액은 퍼셀페이트(persulfate), 아졸계 화합물(azole-containing compounds), 산화조절제, 조성 안정제 및 산화보조제를 포함한다. 산화조절제는 무기산인 질산(HNO3)과 유기산인 아세트산(Acetic Acid, AA)을 포함할 수 있다. 조성안정제는 메탄구연산(Methane Citric Acid), 질산(nitric acid), 인산(phosphoric acid), 황산(sulfuric acid), 염산(hydrochloric acid) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 산화보조제는 불소(F)를 포함하는 불화물계 화합물을 포함할 수 있다.
도 2c를 참조하면, 제2 얇은 부분(50b)이 주지의 애싱(ashing) 기술에 의해 제거되고, 패턴된 제2 산화물층(165p)이 노출된다.
도 2d를 참조하면, 패턴된 제2 산화물층(165p)이 습식 식각에 의해 제거되고, 제1 소스 전극(165s)과 제1 드레인 전극(165d)이 형성된다. 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에서 반도체층(154)이 노출되고, 채널 길이(channel length, L)가 정해진다. 전술된 제1 식각액에서 산화보조제를 제외한 식각액을 사용하여 습식 식각이 진행될 수 있다.
도 2e를 참조하면, 도 2d의 감광막(50)의 제거 후 식각 방지층(160)이 제1 소스 전극(165s), 제1 드레인 전극(165d), 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이의 노출된 반도체층(154), 및 게이트 절연막(140) 위에 형성된다. 식각 방지층(160)은 산화규소(SiOx)를 포함할 수 있고, 화학 기상 증착법에 의해 형성될 수 있다. 식각 방지층(160)이 건식 식각에 의해 패터닝되어 제1 소스 전극(165s)을 노출시키는 제1 비아홀(162a)과 제1 드레인 전극(165d)을 노출시키는 제2 비아홀(162b)이 형성된다. 건식 식각은 C4F8, C3F8, C2HF5와 같은 불소를 포함한 가스를 이용하여 행해질 수 있다. 식각 방지층(160)은 반도체층(154)의 측벽들을 덮도록 형성된다. 이에 의해 후술되는 구리 또는 구리 합금을 가지는 제2 소스 및 제2 드레인 전극들(174s, 174d)이 형성되는 공정 중에 반도체층(154)이 오염되는 것을 방지할 수 있다.
도 2f를 참조하면, 스퍼터링법에 의해 도전층(미도시)이 식각방지층(160) 위에 형성되고, 사진 식각 공정(photolithography)에 의해 패터닝됨에 의해 제2 소스 전극(174s)과 제2 드레인 전극(174d)이 형성된다. 제2 소스 전극(174s)은 제1 비아홀(162a)을 통해 제1 소스 전극(165s)과 전기적으로 연결된다. 제2 드레인 전극(174d)은 제2 비아홀(162b)을 통해 제1 드레인 전극(165d)과 전기적으로 연결된다. 제2 소스 전극(174s)과 제2 드레인 전극(174d)은 도 1에서 전술된 물질을 포함할 수 있다. 제2 소스 전극(174s)과 제2 드레인 전극(174d)은 약 1,000Å 내지 약 5,000Å의 두께를 가질 수 있다.
이후, 도 1에 도시한 바와 같이, 보호막(180)이 화학기상증착법에 의해 제2 소스 전극(174s), 제2 드레인 전극(174d), 및 식각방지층(160) 위에 형성된다. 보호막(180)은 질화규소(SiNx)를 포함할 수 있고, 유기막을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 도 2b 내지 도 2d에 전술된 바와 같이, 반도체층(154)의 측벽들과 제1 소스 및 제1 드레인 전극들(165s, 165d)의 바깥 쪽 측벽들이 동일 마스크를 이용한 단일 식각 공정에 의해 형성됨에 의해 실질적으로 동일 선상에 정렬된다. 실질적으로 동일 선이라 함은 직선뿐 아니라, 단일 식각 공정에 의해 발생할 수 있는 측벽의 윤곽선을 포함할 수 있다. 예컨데, 등방성으로 식각시키는 특성을 가진 습식 식각법이 이용될 경우 측벽의 윤곽선은 도 2g에 도시된 바와 같은 곡률을 가질 수 있다. 본 발명의 실시예와는 달리 반도체층(154)과 제1 소스 및 제1 드레인 전극들(165s, 165d)이 동일 마스크를 이용하지만, 각각 다른 식각 공정에 의해 형성될 수 있다. 이 경우, 실질적으로 동일 선이라 함은 식각 공정의 차이에 의해 발생하는 측벽의 윤곽선을 포함할 수 있다. 식각 공정의 차이는 건식 또는 습식 식각법의 차이일 수도 있고, 식각액이나 식각 가스 종류의 차이일 수도 있다. 실질적으로 동일 선상에 정렬된 반도체층(154)과 제1 소스 전극(165s)의 측벽들과 실질적으로 동일 선상에 정렬된 반도체층(154)과 제1 드레인 전극(165d)의 측벽들은 서로 대칭적인 형상을 가질 수 있다.
또한, 본 발명의 실시예에 따르면, 식각방지층(160)이 반도체층(154)의 상부 및 측벽들을 덮도록 형성되므로, 제2 소스 전극(174s) 및 제2 드레인 전극(174d)의 형성 공정 중에 반도체층(154)이 노출되지 않는다. 예를 들어, 제2 소스 전극(174s)과 제2 드레인 전극(174d)이 구리를 포함하고 반도체층(154)이 도 1에 전술된 바와 같은 산화물 반도체를 포함할 경우, 산화물 반도체는 구리에 의해 오염됨에 의해 특성이 변화될 수 있다. 따라서, 식각방지층(160)이 반도체층(154)의 상부 및 측벽들을 덮도록 형성됨에 의해, 산화물 반도체가 구리에 의해 오염되는 것을 방지할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 식각 방지층(160), 소스 전극(173)과 드레인 전극(175)의 형상을 제외하면 도 1에 전술된 박막 트랜지스터와 실질적으로 동일하다. 도 1에서는 식각 방지층(160)이 게이트 절연막(140), 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에 노출된 반도체층(154) 및 반도체층(154)의 측벽들 위에 형성된다. 반면, 도 3의 식각 방지층(160)은 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에 노출된 반도체층(154) 위와 제1 소스 및 제1 드레인 전극들(165s, 165d)의 일부 위에만 형성된다. 따라서, 도 1의 제1 및 제2 비아홀들(162a, 162b)이 형성되지 않고 노출된 제1 소스 및 제1 드레인 전극들(165s, 165d)이 제2 소스 및 제2 드레인 전극들(174s, 174d)과 접촉한다. 제1 소스 전극(165s)및 제2 소스 전극(174s)의 접촉점과 제1 드레인 전극(165d)과 제2 드레인 전극(174d)의 접촉점 사이의 최단 거리는 채널 길이(L)보다 크다.
또한, 도 1의 제1 소스 및 제1 드레인 전극들(165s, 165d)은 제2 소스 및 제2 드레인 전극들(174s, 174d)의 형상과 다르다. 제1 소스 및 제1 드레인 전극들(165s, 165d)의 안쪽 측벽들은 제2 소스 및 제2 드레인 전극들(174s, 174d)의 안쪽 측벽들보다 돌출되어 있다. 제2 소스 및 제2 드레인 전극들(174s, 174d)의 바깥 쪽 측벽들은 제1 소스 및 제1 드레인 전극들(165s, 165d)의 바깥 쪽 측벽들보다 돌출되어 있다. 도 1에서 보여지는 것처럼 제2 소스 전극(174s)과 제2 드레인 전극(174d) 사이의 간격은 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이의 간격보다 크다. 측벽들의 돌출 정도 또는 소스 전극(173)과 드레인 전극(174) 사이의 간격은 설계 또는 공정 조건에 따라 달라질 수 있다. 반면, 도 3의 제1 소스 전극(165s)과 제2 소스 전극(174s)의 측벽들 및 제1 드레인 전극과 제2 드레인 전극(174d)의 측벽들은 실질적으로 동일 선상에 정렬된다.
도 3의 박막 트랜지스터를 제조하는 방법은 제1 소스 및 제1 드레인 전극들(165s, 165d)과 제2 소스 및 제2 드레인 전극들(174s, 174d)이 같은 마스크(mask)에 의해 형성된다는 점을 제외하고는 도 2a 내지 도 2g에 전술된 방법과 실질적으로 유사하다. 도 2a의 패턴된 감광막(50)을 형성하기 위한 마스크와 도 2f의 제2 소스 및 제2 드레인 전극들(174s, 174d)은 각각 다른 마스크에 의해 형성된다. 반면, 도 3의 실시예에서는 제1 소스 및 제1 드레인 전극들(165s, 165d)을 형성할 때 사용된 마스크가 제2 소스 및 제2 드레인 전극들(174s, 174d)을 형성할 때 사용된다. 다만, 제2 소스 및 제2 드레인 전극들(174s, 174d)이 형성될 때는 도 2a에 도시된 채널 영역을 형성하기 위한 제2 얇은 부분(50b)을 갖는 감광막(50) 패턴은 필요하지 않다. 그러므로 도 2a의 감광막(50)을 형성할 때보다 더 큰 에너지를 갖는 광에 감광막을 노출시킨다. 예를 들어, 도 3의 제2 소스 및 제2 드레인 전극들(174s, 174d)을 형성하기 위한 감광막 패턴은 약 10% 내지 약 30% 증가된 광에 노출됨에 의해 형성될 수 있다. 그렇게 함으로써, 도 2a에 도시된 채널 영역을 형성하기 위한 제2 얇은 부분(50b)을 포함하지 않는 감광막 패턴이 형성되고, 감광막 패턴을 식각 마스크로 하여 제2 소스 및 제2 드레인 전극들(174s, 174d)이 형성될 수 있다. 제1 소스 및 제1 드레인 전극들(165s, 165d)의 측벽들과 제2 소스 및 제2 드레인 전극들(174s, 174d)의 측벽들은 층과 층 사이의 오정렬(misalignment) 범위 내에서 실질적으로 동일선 상에 정렬할 수 있다. 소스 및 드레인 전극들(173, 175)의 크기는 설계 또는 공정 조건에 따라 변경될 수 있다. 예를 들어, 도 3에 도시된 바와 다르게, 소스 및 드레인 전극들(173,175)과 반도체층(154)들의 측벽들은 게이트 전극(124)의 측벽들 내측에 위치할 수도 있다. 또한, 제1 소스 및 제1 드레인 전극들(165s, 165d)과 동일한 마스크가 사용되어 제2 소스 및 제2 드레인 전극(174s, 174d)이 형성되었다고 하더라도 사진 식각 공정(photolithography process) 조건의 차이에 따라, 측벽들이 일직선상에 정렬되지 않을 수 있다.
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판(100)의 배치도이고, 도 5a 및 도 5b는 도 4에 도시된 박막 트랜지스터 표시판을 VA-VA' 및 VB-VB'선을 따라 각각 절단한 단면도이다. 이하, 도 4, 도 5a 및 도 5b를 참조하여 도 1의 박막 트랜지스터가 사용된 박막 트랜지스터 표시판(100)이 상세히 설명된다.
도 4 및 도 5a를 참조하면, 기판(110) 위에 게이트 선(gate line, 121) 과 유지 전극선(storage electrode line, 125)이 형성되어 있다. 기판(110)은 유리 또는 플라스틱과 같은 투명 재질로 이루어질 수 있다. 게이트선(121)은 게이트 신호를 전달하며 수평 또는 행 방향으로 신장한다. 게이트선(121)은 수직으로 돌출된 게이트 전극(gate electrode, 124)을 가지며, 게이트선(121)의 일단에는 게이트 신호를 인가하는 구동 회로(미도시)와 접속을 위한 게이트 패드(123)가 형성될 수 있다. 게이트 선(121) 및 게이트 전극(124)은 티타늄 또는 티타늄 합금으로 형성된 제1 층(124a)과 구리 또는 구리 합금으로 형성된 제2 층(124b)을 포함한 이중막 구조를 가질 수 있다. 게이트 선(121) 및 게이트 전극(124)은 도 1과 관련하여 전술된 물질들이 사용될 수 있다.
유지 전극선(125)은 후술하는 화소 전극(191)의 일부와 중첩하여 유지 축전기(storage capacitor)를 형성한다. 유지 전극선(125)은 일정한 전압을 인가 받으며, 게이트선(121)에 인접하여 거의 나란하게 신장한다. 게이트선(121) 및 유지 전극선(125)은 도 2a에 전술된 제조 방법과 동일한 방법에 의해 형성될 수 있다.
게이트 절연막(140)은 게이트선(121) 및 유지 전극선(125) 위에 형성되어 있다. 게이트 절연막(140)은 전술된 물질을 포함할 수 있고, 전술된 방법에 의해 형성될 수 있다.
반도체층(154)이 게이트 절연막(140) 위에 형성되어 있다. 반도체층(154)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 전술한 바와 같은 물질로 이루어질 수 있다.
제1 소스 전극(165s) 및 제1 드레인 전극(165b)이 반도체층(154) 위에 서로 이격되어 형성되어 있다. 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에 노출된 반도체층(154) 내에 채널 영역이 형성된다. 제1 소스 및 드레인 전극들(165s, 165d)의 측벽들은 반도체층(154)의 측벽들과 실질적으로 동일선상에 정렬된다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)의 각각의 한 표면은 반도체층(154)과 접촉하고, 상기 표면과 대향하는 그것들의 다른 표면들의 적어도 일부는 제2 소스 전극(174s) 및 제2 드레인 전극(174d)과 각각 접촉한다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 동일한 물질로 형성될 수 있다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 도 1에 전술된 물질을 포함할 수 있다. 제1 소스 전극(165s)과 반도체층(154) 사이의 접촉점과 제1 드레인 전극(165d)과 반도체층(154) 사이의 접촉점 사이의 거리에 의해 채널 길이(channel length, L)가 정해진다.
식각 방지층(160)이 제1 소스 전극(165s), 제1 드레인 전극(165d), 및 게이트 절연막(140) 위에 형성되어 있다. 식각 방지층(160)은 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에 노출된 반도체층(154)과 접촉한다. 식각 방지층(160)은 반도체층(154)의 측벽들을 감싸고 있다. 식각 방지층(160)은 산화규소(SiOx)를 포함할 수 있다. 식각 방지층(160)의 두께는 약 300Å 내지 약 600Å 내의 한 값을 가질 수 있다.
제1 및 제2 비아홀들(162a, 162b)이 식각 방지층(160)에 형성되어 있다. 제1 비아홀(162a)은 제1 소스 전극(165s)의 일부를 노출시키고, 제2 비아홀(162b)은 제1 드레인 전극(165d)의 일부를 노출시킨다. 제1 비아홀(162a)과 제2 비아홀(162b) 사이의 최단 거리는 채널 길이(L)보다 크다.
데이터선(171), 제2 소스 전극(174s) 및 제2 드레인 전극(174d)이 식각 방지층(160) 위에 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며, 세로 또는 수직으로 신장한다. 데이터선(171)의 일단에는 데이터 신호를 인가하는 구동 회로(미도시)와 접속을 위한 데이터 패드(173)가 형성되어 있다. 제2 소스 전극(174s)은 데이터선(171)으로부터 돌출되어 있다. 제2 드레인 전극(174d)은 제2 소스 전극(174s)을 마주보고 서로 이격 되어 있다. 제1 소스 및 제1 드레인 전극들(165s, 165d)의 안쪽 측벽들은 제2 소스 및 제2 드레인 전극들(174s, 174d)의 안쪽 측벽들 밖으로 돌출되어 있다. 제2 소스 및 제2 드레인 전극들(174s, 174d)의 바깥 쪽 측벽들은 제1 소스 및 제1 드레인 전극들(165s, 165d)의 측벽들 밖으로 돌출되어 있다. 제2 소스 전극(173)과 제2 드레인 전극(175) 사이의 간격은 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이의 간격보다 크다. 제2 소스 전극(174s)은 제1 비아홀(162a)을 통해 제1 소스 전극(165s)과 전기적으로 연결되고, 제2 드레인 전극(174d)은 제2 비아홀(162b)을 통해 제1 드레인 전극(165d)과 전기적으로 연결된다.
데이터선(171), 제2 소스 전극(174s) 및 제2 드레인 전극(174d)은 전술된 물질을 포함할 수 있고 전술된 방법에 의해 형성될 수 있다.
도면에 도시되지는 않았으나, 제2 소스 전극(174s)과 제2 드레인 전극(174d) 위에 캡핑층이 형성될 수 있다. 캡핑층(capping layer)은 구리 합금 질화물(Cu-alloy nitride), 구리망간 합금(CuMn alloy), 구리망간알루미늄 합금(CuMnAl alloy), 구리망간 질화물(CuMnN), 또는 구리산화물(CuO)을 포함할 수 있다. 캡핑층(capping layer)은 제2 소스 전극(174s)과 제2 드레인 전극(174d)이 후술되는 보호막(180)을 형성하는 공정 중에 산화되는 것을 방지할 수 있다.
보호막(180)이 제2 소스 전극(174s), 제2 드레인 전극(174d), 및 식각방지층(160) 위에 배치된다. 보호막(180)은 전술된 물질을 포함할 수 있고, 전술된 방법에 의해 형성될 수 있다.
보호막(180)에는 접촉 구멍들(147, 185, 187)들이 형성되어 있다. 도 5a를 참조하면, 제1 접촉 구멍(first contact hole, 185)은 보호막(180)을 관통하여 형성되고 제2 드레인 전극(174d)의 일부를 노출시킨다. 도 5b를 참조하면, 제2 접촉 구멍(second contact hole, 187)은 보호막(180)을 관통하여 형성되고 데이터 패드(173)의 일부를 노출시킨다. 데이터 패드(173)는 제2 소스 및 제2 드레인 전극들(174s, 175d)과 동일한 물질을 포함할 수 있다. 제3 접촉 구멍(third contact hole, 147)은 보호막(180), 식각 방지층(160), 및 게이트 절연막(140)을 관통하여 형성되고 게이트 패드(123)의 일부를 노출시킨다. 도시되지는 않았으나, 데이터 패드(173)는 전술된 캡핑층(capping layer)을 포함할 수 있다. 게이트 패드(123)는 제1 게이트 패드(123a)와 제2 게이트 패드(123b)로 이루어질 수 있다. 게이트 패드(123)는 전술된 게이트 전극(121)과 동일한 물질을 포함할 수 있다. 식각 방지층(160)은 게이트 패드(123) 하부에 위치하고, 데이터 패드(173) 상부에 위치한다. 본 발명의 실시예에 따르면, 데이터 패드(173)는 한 층으로 구성되는 반면, 드레인 전극(175)은 이중층으로 형성될 수 있다.
화소 전극(191) 및 접촉 부재들(contact member, 193, 195)이 보호막(180) 위에 형성되어 있다. 화소 전극(191)은 제1 접촉 구멍(185)을 통해 제2 드레인 전극(174d)과 전기적으로 연결된다. 제1 접촉 부재(193)는 제2 접촉 구멍(187)을 통해 데이터 패드(173)와 전기적으로 연결된다. 제2 접촉 부재(195)는 제3 접촉 구멍(147)을 통해 게이트 패드(123)와 전기적으로 연결된다. 화소 전극(191) 및 접촉 부재들(contact member, 193, 195)은 인듐산화주석(indium tin oxide, ITO) 또는 인듐산화아연(indium zinc oxide, IZO)등의 투명 도전체(transparent conductor)로 이루어질 수 있다. 제1 접촉 부재(193) 및 제2 접촉 부재(195)는 데이터 패드(173) 및 게이트 패드(123)의 부식을 방지하는 역할을 한다.
도 4의 박막 트랜지스터 표시판(100)은 도 1의 실시예와 동일한 박막 트랜지스터를 포함하고 있지만, 다른 실시예에 따르면, 박막 트랜지스터 표시판은 도 3의 실시예와 동일한 박막 트랜지스터를 포함할 수 있다. 이 경우, 식각 방지층(160)이 제1 소스 및 제1 드레인 전극들(165s, 165d)의 일부와 제1 소스 전극(165s)과 제1 드레인 전극(165d) 사이에 노출된 반도체층((154) 위에만 형성되므로 데이터 패드(173)의 하부 및 게이트 패드(123)의 상부에는 식각 방지층(160)이 형성되지 않는다.
본 발명의 실시예에 따르면, 제1 소스 및 제1 드레인 전극들(165s, 165d)이 식각방지층(160) 하부에 위치하기 때문에, 채널 길이(L)가 공정 한계(process margin)만 고려하여 형성될 수 있다. 반면, 종래에는 소스 전극(173)과 드레인 전극(175)이 식각 방지층(160) 위에 적어도 일부 중첩되어 위치함에 의해, 전술된 바와 같이 소스 및 드레인 전극들(173, 175)과 식각 방지층(160)의 중첩 거리(2OD)만큼 채널 길이(L)가 증가한다. 예를 들어, 공정상 구현할 수 있는 소스 전극과 드레인 전극 사이의 최소 거리(A)가 3.5㎛ 이라 가정할 경우, 본 발명의 실시예에서는 채널 길이가 3.5㎛인 트랜지스터 형성이 가능하다. 반면, 전술된 바와 같이 종래기술에서 채널 길이(L)는 소스 전극 및 드레인 전극 사이의 최소 거리(A) 3.5㎛와 소스 및 드레인 전극들과 식각방지층의 중첩 거리(2OD)를 합한 값(A+2OD)이 된다. 증가된 채널 길이(L)는 트랜지스터가 동작할 때 정해진 전류값(Ids)을 얻기 위해 채널 폭을 증가시키고, 이에 의해 소스 및 드레인 전극들의 면적은 증가된다.
따라서, 본 발명의 실시예에 따르면 트랜지스터의 채널 길이가 감소됨에 의해 채널 폭 및 트랜지스터의 크기를 감소시킬 수 있다. 또한, 소스 전극과 드레인 전극의 면적을 감소시켜 소스 전극과 게이트 전극 사이의 정전 용량(capacitance, Cgs)을 감소시킬 수 있다. 감소된 Cgs는 킥 백 전압(kick back voltage) 및 표시 장치 내에서 킥백 전압의 산포를 감소시켜 표시 장치(display device)의 화질 불량을 감소시킬 수 있다. 또한, 소스 전극과 드레인 전극의 면적의 감소는 표시 장치의 개구율을 증가시킬 수 있다.
또한, 본 발명의 실시예에 따르면 식각 방지층(160)의 오정렬(misalignment)이 발생하더라도 제1 소스 및 제1 드레인 전극들(165s, 165d)이 식각 방지층(160)의 하부에 형성됨에 의해 Cgs에 영향을 주는 게이트 전극(124)과 제1 소스 전극(165s) 사이의 거리(d)는 변하지 않는다. 따라서, 식각 방지층(160)의 오정렬에 의해 Cgs는 변하지 않으므로 트랜지스터의 성능 변화를 초래하지 않는다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 식각 방지층(160)의 형상을 제외하고는 도 4 및 도 5a에 도시된 박막 트랜지스터 표시판과 실질적으로 동일하다. 동일한 구성 요소에 대한 반복적 설명은 생략하기로 한다.
도 5a를 참조하면, 식각 방지층(160)은 게이트 절연막(140) 위에 전체적으로 형성되어 화소 전극(191)과 완전히 중첩한다. 반면, 도 6을 참조하면, 식각 방지층(160)이 게이트 전극(140) 및 접촉 구멍(185)과 중첩하도록 형성됨에 의해 게이트 전극(124)와 화소 전극(191) 사이의 정전 용량(capacitance, Cgp)을 감소시킬 수 있다. 도시하지는 않았으나, 다른 실시예에 따르면, 식각 방지층(160)의 측벽은 게이트 전극(160)의 측벽과 화소 전극(191)의 측벽 사이에 위치할 수 있다. 즉, 식각 방지층(160)이 게이트 전극(160)과 중첩하되, 화소 전극(191)과는 중첩하지 않을 수 있다. 식각 방지층(160)이 게이트 전극(160)과 중첩하도록 형성됨에 의해 게이트 전극(140)과 소스 전극(173) 또는 게이트 전극(140)과 드레인 전극(175)의 정전 용량(capacitance)은 감소할 수 있다. 식각 방지층(160)이 화소 전극(191)과 중첩하지 않기 때문에, 즉 화소 전극(191)이 형성된 영역에는 식각 방지층이 형성되지 않기 때문에, 광의 투과율을 향상시킬 수 있다.
110 기판 121 게이트선
124 게이트 전극 154 반도체층
160 식각 방지층 171 데이터선
173 소스 전극 175 드레인 전극
180 보호막 191 화소 전극

Claims (19)

  1. 기판;
    상기 기판 위에 형성된 반도체층;
    상기 반도체층 위에 서로 이격하여 형성된 제1 소스 전극 및 제1 드레인 전극;
    상기 제1 소스 전극 및 상기 제1 드레인 전극 사이의 상기 반도체층 내에 형성되는 채널 영역;
    상기 채널 영역과 상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 형성된 식각 방지층,
    상기 제1 소스 전극과 접촉된 제2 소스 전극과 상기 제1 드레인 전극과 접촉된 제2 드레인 전극,
    상기 제2 드레인 전극을 노출시키는 접촉 구멍이 형성된 보호막, 및
    상기 보호막 위에 형성되고 상기 접촉 구멍을 통해 전기적으로 연결된 화소 전극을 포함하고,
    상기 식각 방지층은 상기 접촉 구멍과 중첩되며,
    상기 식각 방지층은 제1 비아홀과 제2 비아홀을 포함하고, 상기 제1비아홀을 통해 상기 제1 소스 전극 중 상기 식각 방지층 아래에 위치한 부분과 상기 제2 소스 전극은 접촉하고, 상기 제2 비아홀을 통해 상기 제1 드레인 전극 중 상기 식각 방지층 아래에 위치한 부분과 제2 드레인 전극은 접촉하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 소스 전극과 상기 제2 소스 전극의 접촉점과 상기 제1 드레인 전극과 상기 제2 드레인 전극의 접촉점 사이의 최단 거리가 채널 길이보다 큰 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 간격은 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 간격보다 큰 것을 특징으로 하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 반도체층의 측벽과 상기 제1 소스 전극 및 상기 제1 드레인 전극의 바깥 쪽 측벽들은 실질적으로 동일선 상에 정렬되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제2항에 있어서,
    상기 반도체층의 측벽과 상기 제1 소스 전극 및 상기 제1 드레인 전극의 바깥 쪽 측벽들은 실질적으로 동일선 상에 정렬되는 것을 특징으로 하는 박막 트랜지스터.
  6. 제2항에 있어서,
    상기 식각 방지층은 상기 반도체층의 측벽을 덮고 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 간격은 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 간격보다 큰 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 반도체층의 측벽과 상기 제1 소스 전극 및 상기 제1 드레인 전극의 바깥 쪽 측벽들은 실질적으로 동일선 상에 정렬되는 것을 특징으로 하는 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 반도체층의 측벽과 상기 제1 소스 전극 및 상기 제1 드레인 전극의 바깥 쪽 측벽들은 실질적으로 동일선 상에 정렬되는 것을 특징으로 하는 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 식각 방지층은 상기 반도체층의 측벽들을 덮고 있는 것을 특징으로 하는 박막 트랜지스터.
  11. 삭제
  12. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 위에 서로 이격하여 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계;
    상기 제1 소스 전극 및 상기 제1 드레인 전극 위에 식각 방지층을 형성하는 단계,
    상기 식각 방지층 위에 상기 제1 소스 전극 및 상기 제1 드레인 전극과 각각 전기적으로 연결된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계,
    상기 제2 드레인 전극을 노출시키는 접촉 구멍이 형성된 보호막을 형성하는 단계, 및
    상기 보호막 위에 형성되고 상기 접촉 구멍을 통해 전기적으로 연결된 화소 전극을 형성하는 단계,
    상기 제1 소스 전극 및 상기 제1 드레인 전극을 형성하는 단계와 상기 식각 방지층을 형성하는 단계는 단일 마스크에 의해 형성되는 것을 특징으로 하며,
    상기 식각 방지층은 상기 접촉 구멍과 중첩되며,
    상기 식각 방지층은 제1 비아홀과 제2 비아홀을 포함하고, 상기 제1비아홀을 통해 상기 제1 소스 전극 중 상기 식각 방지층 아래에 위치한 부분과 상기 제2 소스 전극은 접촉하고, 상기 제2 비아홀을 통해 상기 제1 드레인 전극 중 상기 식각 방지층 아래에 위치한 부분과 제2 드레인 전극은 접촉하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 기판 위에 형성된 게이트 패드와 게이트 전극을 포함한 게이트 선,
    상기 게이트 전극 위에 형성된 반도체층,
    상기 반도체층 위에 서로 이격되어 형성된 제1 소스 전극 및 제1 드레인 전극,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 노출된 반도체층 위에 형성된 식각 방지층,
    상기 제1 소스 전극과 접촉하는 제2 소스 전극, 상기 제1 드레인 전극과 접촉하는 제2 드레인 전극 및 데이터 패드를 포함한 데이터 선,
    상기 데이터선 위에 형성되고 상기 제2 드레인 전극을 노출시키는 접촉 구멍이 형성된 보호막, 및
    상기 보호막 위에 형성되고 상기 접촉 구멍을 통해 전기적으로 연결된 화소 전극을 포함하고,
    상기 식각 방지층은 상기 접촉 구멍과 중첩되는 것을 특징으로 하며,
    상기 식각 방지층은 제1 비아홀과 제2 비아홀을 포함하고, 상기 제1비아홀을 통해 상기 제1 소스 전극 중 상기 식각 방지층 아래에 위치한 부분과 상기 제2 소스 전극은 접촉하고, 상기 제2 비아홀을 통해 상기 제1 드레인 전극 중 상기 식각 방지층 아래에 위치한 부분과 제2 드레인 전극은 접촉하는 박막 트랜지스터 표시판.
  14. 제13항에 있어서,
    상기 식각 방지층은 상기 반도체층의 측벽을 덮고 있는 것을 특징으로 하는 박막 트랜지스터 표시판.
  15. 제14항에 있어서,
    상기 식각 방지층은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  16. 삭제
  17. 제15항에 있어서,
    상기 식각 방지층의 측벽은 상기 게이트 전극의 측벽과 상기 화소 전극의 측벽 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  18. 제14항에 있어서,
    상기 게이트 패드의 상부에는 상기 식각 방지층이 위치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
  19. 제14항에 있어서,
    상기 데이터 패드의 하부에는 상기 식각 방지층이 위치하는 것을 특징으로 하는 박막 트랜지스터 표시판.
KR1020110103921A 2011-10-12 2011-10-12 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 KR101913207B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110103921A KR101913207B1 (ko) 2011-10-12 2011-10-12 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
US13/650,528 US9117917B2 (en) 2011-10-12 2012-10-12 Thin film transistor, thin film transistor panel, and method for manufacturing the same
US14/743,387 US9647136B2 (en) 2011-10-12 2015-06-18 Thin film transistor, thin film transistor panel, and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110103921A KR101913207B1 (ko) 2011-10-12 2011-10-12 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법

Publications (2)

Publication Number Publication Date
KR20130039403A KR20130039403A (ko) 2013-04-22
KR101913207B1 true KR101913207B1 (ko) 2018-11-01

Family

ID=48135252

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110103921A KR101913207B1 (ko) 2011-10-12 2011-10-12 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법

Country Status (2)

Country Link
US (2) US9117917B2 (ko)
KR (1) KR101913207B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130126240A (ko) 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR102046996B1 (ko) * 2012-10-16 2019-11-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR20140072679A (ko) * 2012-12-05 2014-06-13 삼성디스플레이 주식회사 박막 트랜지스터
KR102039102B1 (ko) * 2012-12-24 2019-11-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN104253091A (zh) * 2013-06-25 2014-12-31 业鑫科技顾问股份有限公司 薄膜晶体管基板的制造方法
US9991392B2 (en) * 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20170207326A1 (en) * 2014-06-03 2017-07-20 Joled Inc. Method of manufacturing thin-film transistor substrate
KR102281846B1 (ko) * 2015-01-02 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102322015B1 (ko) * 2015-04-07 2021-11-05 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 어레이 기판
CN104701384A (zh) * 2015-04-09 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
WO2018182738A1 (en) 2017-03-31 2018-10-04 Intel Corporation Thin film transistors with spacer controlled gate length
CN107146818B (zh) * 2017-06-27 2020-02-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示装置
US11557678B2 (en) * 2020-05-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor, integrated circuit, and manufacturing method
CN114995061B (zh) * 2022-08-01 2022-11-01 明士(北京)新材料开发有限公司 一种低吸水率正性光敏性树脂组合物及其制备方法与应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090315026A1 (en) 2008-06-18 2009-12-24 Samsung Mobile Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device haviing the same
JP2010045390A (ja) 2004-09-02 2010-02-25 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
WO2011104791A1 (ja) 2010-02-25 2011-09-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
US20110240986A1 (en) * 2010-04-06 2011-10-06 Tsung-Ting Tsai Pixel structure of electroluminescent display panel and method of making the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0197531B1 (en) * 1985-04-08 1993-07-28 Hitachi, Ltd. Thin film transistor formed on insulating substrate
KR20030016051A (ko) * 2001-08-20 2003-02-26 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100883769B1 (ko) * 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
KR20060083247A (ko) * 2005-01-14 2006-07-20 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101112547B1 (ko) * 2005-01-18 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의제조 방법
KR101219041B1 (ko) * 2005-07-07 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20090096226A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR20110067765A (ko) * 2009-12-15 2011-06-22 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20120092386A (ko) * 2011-02-11 2012-08-21 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR101844953B1 (ko) * 2011-03-02 2018-04-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045390A (ja) 2004-09-02 2010-02-25 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20090315026A1 (en) 2008-06-18 2009-12-24 Samsung Mobile Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device haviing the same
WO2011104791A1 (ja) 2010-02-25 2011-09-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
US20110240986A1 (en) * 2010-04-06 2011-10-06 Tsung-Ting Tsai Pixel structure of electroluminescent display panel and method of making the same

Also Published As

Publication number Publication date
US9117917B2 (en) 2015-08-25
US20130099240A1 (en) 2013-04-25
US9647136B2 (en) 2017-05-09
KR20130039403A (ko) 2013-04-22
US20150287836A1 (en) 2015-10-08

Similar Documents

Publication Publication Date Title
KR101913207B1 (ko) 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
KR101895421B1 (ko) 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
JP5209146B2 (ja) 半導体装置およびその製造方法
US8624238B2 (en) Thin-film transistor substrate and method of fabricating the same
KR101415561B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JP2013004958A (ja) 薄膜トランジスタ、薄膜トランジスタパネル、及びこれらを製造する方法
US10748939B2 (en) Semiconductor device formed by oxide semiconductor and method for manufacturing same
KR20130021607A (ko) 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
CN105027296B (zh) 半导体装置及其制造方法
CN108140675A (zh) 半导体装置及其制造方法
JPWO2011043300A1 (ja) 半導体装置およびその製造方法
US20170345940A1 (en) Semiconductor device and production method therefor
US20230095169A1 (en) Thin film transistor substrate, manufacturing method thereof, and display panel
KR20140031671A (ko) 박막 트랜지스터 및 그 제조 방법
WO2017010342A1 (ja) 酸化物半導体膜のエッチング方法および半導体装置の製造方法
JP6469959B2 (ja) 薄膜トランジスタ表示板およびその製造方法
JP2019169606A (ja) アクティブマトリクス基板およびその製造方法
US9716183B2 (en) Semiconductor device and method of manufacturing same
KR20100070082A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
CN106469757B (zh) 半导体装置及半导体装置的制造方法
KR20150141452A (ko) 산화물 박막트랜지스터를 포함하는 표시장치용 어레이 기판 및 그 제조방법
KR20160106278A (ko) 산화물 박막트랜지스터를 포함하는 표시장치용 어레이기판 및 그 제조방법
KR20140014447A (ko) 어레이 기판 및 그 제조방법
KR20100070085A (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
KR20100127051A (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant