DE3634092A1 - Schaltungsanordnung zur verzoegerung eines digitalen signals - Google Patents
Schaltungsanordnung zur verzoegerung eines digitalen signalsInfo
- Publication number
- DE3634092A1 DE3634092A1 DE19863634092 DE3634092A DE3634092A1 DE 3634092 A1 DE3634092 A1 DE 3634092A1 DE 19863634092 DE19863634092 DE 19863634092 DE 3634092 A DE3634092 A DE 3634092A DE 3634092 A1 DE3634092 A1 DE 3634092A1
- Authority
- DE
- Germany
- Prior art keywords
- signal
- clock
- fifo
- signals
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000872 buffer Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 9
- 230000001934 delay Effects 0.000 abstract description 2
- 101100279540 Arabidopsis thaliana EIN2 gene Proteins 0.000 abstract 1
- 102100031151 C-C chemokine receptor type 2 Human genes 0.000 abstract 1
- 101000777599 Homo sapiens C-C chemokine receptor type 2 Proteins 0.000 abstract 1
- 101100219997 Mus musculus Ccr1 gene Proteins 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/0009—Time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Description
Die Erfindung betrifft eine Schaltungsanordnung zur Verzö
gerung eines digitalen Signals mit Hilfe eines Schieberegi
sters. Oftmals ist es erforderlich, digitale Signale zeitlich
zu verzögern. Dazu werden diese in Schieberegister geladen
und mit einem bestimmten Takt durch dieses geschoben, bis
sie am Ausgang wieder zur Verfügung stehen. Dabei werden
die zuerst eingelesenen Daten bzw. Signale zuerst wieder
ausgelesen (first in - first out FIFO). Diese Schieberegister
sind jedoch nicht für eine beliebig hohe Taktfrequenz geeig
net. Liegen nun digitale Signale vor, die mit großer Band
breite übertragen werden, ist die Verarbeitung durch die
zulässige Taktfrequenz begrenzt. Sollen z. B. digitale Fernseh
signale mit einer Bandbreite von 6 MHz über ein verzögerndes
Schieberegister übertragen werden, müßte dieses mit 12
MHz getaktet werden.
Der Erfindung liegt die Aufgabe zugrunde, unter Verwendung
heute üblicher digitaler Bausteine eine Verzögerungsschaltung
mit großer Bandbreite zu ermöglichen, obwohl diese digitalen
Bausteine nicht ohne weiteres in der Lage sind, die für
die erforderliche Bandbreite benötigte Taktfrequenz zu
verarbeiten.
Insbesondere soll mit der Erfindung die Aufgabe gelöst
werden, ein digitales Fernsehsignal mit genügend hoher
Bandbreite um die Dauer einer Zeilenperiode zu verzögern.
Diese Aufgabe wird durch die im Patentanspruch angegebene
Erfindung gelöst. Weitere Ausgestaltungen der Erfindung
ergeben sich aus den Unteransprüchen.
Um die Bildqualität von Fernsehempfängern zu verbessern,
werden Speicheranordnungen benötigt, welche die Signalinfor
mation einer Zeile oder eines Halbbildes oder eines Vollbil
des speichern. Auf diese Weise können digitale Filter reali
siert werden. Mit einem um eine Zeile verzögerten Fersehsig
nal kann ein im Zwischenzeilenverfahren aufgenommenes Fernseh
bild in ein progressiv abgetastetes Bild umgewandelt werden.
Nachstehend wird die Erfindung an dem Ausführungsbeispiel
einer Schaltung zur Verzögerung eines FBAS-Signals um die
Dauer einer Zeile mit Hilfe der Zeichnung erläutert.
Fig. 1 zeigt ein Blockschaltbild.
Fig. 2 zeigt die Taktsignalerzeugung zur Ansteuerung der
Stufen des Blockschaltbildes nach Fig. 1.
Fig. 3 bis 7 zeigen Pulsdiagramme der Taktsignale.
Das zu verzögernde FBAS-Signal wird über den Eingang I
an einen Analog-Digital-Wandler AD geschaltet, der das
analoge Signal z. B. in ein 8-Bit-Datenwort umwandelt und
über den Datenbus D 1 an einen Zwischenspeicher L 1, ein
sogenanntes Latch, schaltet, welches mit einem Takt CK 1
von z. B. 12 MHz die Daten auf den Ausgangsdatenbus D 2 gibt.
Dieser Datenbus ist in zwei parallele Zweige D 2′ und D 2′′
aufgeteilt und gibt die Daten an zwei weitere Zwischenspeicher
L 2 und L 3. Die gespeicherten Daten werden nun mit einer
Taktfrequenz bzw. , die die Frequenz CK 1/2, im
Beispiel 6 MHz, aufweisen und um eine halbe Periode phasenver
schoben sind, auf den Datenbus D 3 bzw. D 4 gegeben. Die die
Zwischenspeicher L 2 und L 3 steuernden Taktfrequenzen sind also
um eine Taktperiode T des Taktes CK 1 phasenverschoben. Der
Datenbus D 3 ist an den Eingang eines ersten Schieberegisters
FIFO 1 und der Datenbus D 4 an den Eingang eines zweiten
Schieberegisters FIFO 2 angeschlossen. Die Schieberegister FIFO 1
und FIFO 2 werden mit phasenverschobenen Takten CKW 1 und CKW 2
eingelesen und mit phasenverschobenen Takten CKR 1 und CKR 2
wieder ausgelesen. Die Schieberegister FIFO 1 und FIFO 2 werden
periodisch, z. B. zu Beginn einer Bildperiode des Fernsehsignals
jeweils zurückgesetzt mit Hilfe von RS 1 und RS 2. Die Frequenzen
CKR 1 und CKR 2 sind halb so groß wie die
Taktfrequenz CK 1 und gerade so groß, daß die Schieberegister
diese noch verarbeiten können. Eine später noch zu erläuternde
Takterzeugerschaltung T liefert die genannten Taktimpulse in
Phase und Frequenz aus einem quarzgesteuerten Grundtakt CK 1.
Die Takte CKR 1 und CKR 2 zum Auslesen der Schieberegister FIFO 1
und FIFO 2 sind in bezug auf die Einlesetakte CKW 1 und CKW 2
derart verschoben, daß sich zwischen diesen z. B. gerade die
Zeit einer Zeilendauer von 64 µs ergibt. Die verzögert aus den
Schieberegistern FIFO 1 und FIFO 2 entnommenen acht-bit-breiten
Daten gelangen über den Datenbus D 5 an einen Zwischenspeicher
L 4 bzw. über den Datenbus D 6 an einen Zwischenspeicher L 5, die
ihre Daten mit den Takten CKR 1 bzw. CKR 2 ausgeben. Die beiden
Zwischenspeicher L 4 und L 5 sind über den Datenbus D 7 bzw. D 8
mit einer Multiplexschaltung MUX verbunden, welche die Daten
aus den Zwischenspeichern L 4 und L 5 mit den Ausgängen 0 A bis 7 A
und 0 B bis 7 B abwechselnd auf die
Ausgänge 0 bis 7 schaltet. Die Multiplexschaltung wird
mit dem Takt pegelabhängig getaktet, so daß die Daten
auf den Datenbus D 9 mit der ursprünglichen hohen Frequenz
ausgegeben werden. Sie erreichen den Speicher L 6, der mit
der Taktfrequenz CK 1 ausgelesen wird, so daß über den Datenbus
D 10 wieder das ursprüngliche digitale Signal hoher Taktfre
quenz zur Verfügung steht, welches mit Hilfe eines Digital-
Analog-Wandlers DA umgeformt wird, so daß am Ausgang 0
das zeitverzögerte Signal FBAS′ abgenommen werden kann.
Die zur Erzeugung der verschiedenen Taktsignale nach den
Fig. 3 bis 7 erforderliche Steuerschaltung T nach Fig.
1 wird mit Hilfe des Schaltbildes gemäß Fig. 2 nachstehend
beschrieben.
Zunächst wird ein Grundtakt CK 1 von z. B. 12 MHz mit Hilfe
eines quarzgesteuerten Oszillators 1 erzeugt. Dieser Grundtakt
CK 1 wird in einer Frequenzteilerstufe 2 geteilt und als
Takt CK 2 bzw. über einen Inverter 3 als invertierter Takt
ausgegeben. Aus dem Vertikalsynchronimpuls V wird über
eine monostabile Kippschaltung 4 ein Impuls von ca. 40
µs Dauer erzeugt, der auf den D-Eingang des D-Flip-Flops
5 gelangt, an dessen Clock-Eingang C ein horizontalfrequenter
Puls anliegt. Am Ausgang des D-Flip-Flops 5 entsteht dadurch
ein Impuls von genau einer Zeilendauer, der sich periodisch
mit einer Frequenz von 25 Hz wiederholt und der mit Hilfe
eines nachgeschalteten weiteren D-Flip-Flops 6 auf die
Taktfrequenz CK 2 synchronisiert wird. Der 25-Hz-Puls mit
einer Impulsdauer von 64 µs steht als F- und -Signal
an den Ausgängen zur Verfügung. Das -Signal gelangt an
den Eingang eines Schieberegisters 7, wo es mit einer Ver
zögerung von 4 Taktzeiten (4T) und von 8 Taktzeiten (8T)
des Taktes CK 1 abnehmbar ist. Das um 4T verzögerte Signal
G wird mit Hilfe des Inverters 8 invertiert zu und gelangt
zusammen mit dem -Signal auf ein NAND-Gatter 9, dessen
Ausgangssignal über ein D-Flip-Flop 10 und ein D-Flip-Flop 11
mit den Taktsignalen CK 2 und synchronisiert wird. Es
entstehen Reset-Signale RS 1 und RS 2, die zu Beginn jedes Bildes
die Schieberegister FIFO 1 und FIFO 2 auf einen definierten
Anfangszustand setzen. So können sich zeitliche Fehler durch
Aufsummierung nicht vergrößern. Das um 8-Takte 8T verzögerte
Signal erscheint am Ausgang des Schieberegisters 7 als Signal
K, welches durch den Inverter 12 invertiert als Signal mit
dem Signal auf ein NAND-Gatter 13 zum Signal L gewandelt
wird, welches zusammen mit dem Taktsignal CK 2 über das
NAND-Gatter 14 zum Signal X und Invertierung durch den Inverter
15 zum Signal N geformt an das NOR-Gatter 16 gelangt, wo es mit
dem Signal M verknüpft wird, welches aus dem Signal L und dem
Taktsignal CK 1 am AND-Gatter 17 entsteht. Daraus wird dann das
Signal bzw. über das OR-Gatter 18 das Signal CKW 1 gebildet.
In ähnlicher Weise werden die Signale gebildet, indem aus
dem Signal L über das D-Flip-Flop 19 mit dem Taktsignal CK 2 ein
Signal L′ gebildet wird, welches über das mit dem Taktsignal
verknüpfte NAND-Gatter 20 das Signal Y bildet, welches über
den Inverter 21 zum Signal N′ umgeformt und über das NOR-Gatter
22 an den Ausgang gelangt. Das -Signal entsteht durch
Verknüpfung des Signals L′ mit dem Taktsignal CK 1 über das
AND-Gatter 23 zum Signal M′ und gelangt über das OR-Gatter 24
an den Ausgang.
Das Signal CKR 1 entsteht durch Verknüpfung des Signals F mit
dem Taktsignal CK 2 über das NAND-Gatter 25 zum Signal Z. Dieses
gelangt über den Inverter 26 als Signal R über das NOR-Gatter
27 an den Ausgang dieses Gatters, an welches das Signal S
gegeben wird, das mittels
des AND-Gatters 28 aus der AND-Verknüpfung der Signale
F und CK 1 entsteht. Das Signal CKR 2 wird erzeugt, indem
das Signal F und das Taktsignal über ein D-Flip-Flop
29 ein Signal T erzeugt, welches über das NAND-Gatter 30
zusammen mit dem Taktsignal an den Eingang eines Inverters
31 gelegt ist, dessen Ausgang an das OR-Gatter 32 zusammen
mit dem Ausgangssignal des AND-Gatters 33 geschaltet ist.
Die in den Fig. 3 bis 7 gezeigten Darstellungen der
Signale berücksichtigen nicht die in der Praxis sich ergeben
den kurzen zeitlichen Verzögerungen. Sie sind der Übersichtlich
keit wegen fortgelassen worden.
Fig. 3 zeigt die Entwicklung der Reset-Signale RS 1 und RS 2.
Fig. 4 zeigt die Entwicklung des Write-Signals CKW 1.
Fig. 5 zeigt die Entwicklung des Write-Signals CKW 2.
Fig. 6 zeigt die Entwicklung der Read-Signale CKR 1 und
CKR 2.
Fig. 7 zeigt die gegenseitige zeitliche Lage der soeben
bezeichneten Signale.
Zu Beginn eines Bildes werden die digitalen Signale zunächst
mit einer hohen Taktfrequenz (CK 1) in einem Zwischenspeicher
gespeichert und dann in die Schieberegister eingeschrieben
(CKW 1 und CKW 2) und nach einer Verzögerung von einer Zeilen
dauer (64 µs) entsprechend 768 Taktperioden (CK 1) durch
die Signale CKR 1 und CKR 2 ausgelesen.
Für die in der Schaltung verwendeten logischen Bausteine
wurden nachfolgend aufgeführte Typen verwendet:
- A-D-Wandler AD: EVM 8308 (Thomson) Zwischenspeicher L 1, L 2,
L 3, L 4, L 5, L 6: SN 74 As 574 (Texas Instruments)
FIFO 1, FIFO 2: MK 4501 (MOSTEK)
MUX: 2× SN 74 AS 157 (Texas Instruments)
D-A-Wandler DA: EVM 8408 (Thomson)
Mono 4: SN 74 121 (Texas Instruments)
D-Flip-Flop 5, 6, 19, 29: SN 74 AS 74 (Texas Instruments)
Schieberegister 7: SN 74 AS 164 (Texas Instruments)
NAND-Gatter 9, 13, 14, 20, 25, 30: SN 74 AS 00 (Texas Instr.)
NOR-Gatter 16, 22, 27: SN 74 AS 02 (Texas Instruments)
OR-Gatter 18, 24, 32: SN 74 AS 32 (Texas Instruments)
AND-Gatter 17, 23, 28, 33: SN 74 AS 08 (Texas Instruments)
Inverter 8, 12, 15, 21, 26, 31: SN 74 AS 04 (Texas Instrum.)
Claims (3)
1. Schaltungsanordnung zur zeitlichen Verzögerung eines digita
len Signals mit Hilfe von Schieberegistern (FIFO),
dadurch gekennzeichnet, daß das mit
einem Takt (CK 1) hoher Taktfrequenz in einen ersten
Zwischenspeicher (L 1) eingelesene digitale Signal in zwei
parallel angeordnete Zwischenspeicher (L 2, L 3) mit Taktsig
nalen ( eingelesen wird, deren Frequenzen halb so
groß sind wie die des Taktes (CK 1) und diese Taktsignale
( ) gegeneinander um eine halbe Taktperiode
versetzt sind, und daß an den parallelen Ausgängen der
Zwischenspeicher (L 2, L 3) je ein Schieberegister (FIFO 1,
FIFO 2) angeschlossen ist, in welche die digitalen Signale
mit zu den Taktsignalen ( ) komplementären
Taktsignalen (CKW 1, CKW 2) eingelesen werden und die Schiebe
register (FIFO 1, FIFO 2) durch um eine vorgebbare Verzöger
ungszeit versetzte Auslesetakte (CKR 1, CKR 2) ausgelesen
werden, und daß die Ausgänge der Schieberegister (FIFO 1,
FIFO 2) an je einen Zwischenspeicher (L 4, L 5) angeschlossen
sind, die mit einer Multiplexschaltung (MUX) verbunden sind,
welche mit einem Taktsignal () geschaltet wird, dessen
Frequenz halb so groß ist wie die Taktfrequenz (CK 1) für den
an den Ausgang der Multiplexschaltung (MUX) angeschalteten
Zwischenspeicher (L 6) der zur Ausgabe der digitalen Signale
mit dem Takt (CK 1) dient.
2. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet, daß die zur Verzögerung eines
digitalen Fernsehsignals dient.
3. Schaltungsanordnung nach Anspruch 2, dadurch
gekennzeichnet, daß die Verzögerungszeit
der Dauer einer Zeile des Fernsehbildes entspricht.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19863634092 DE3634092A1 (de) | 1986-10-07 | 1986-10-07 | Schaltungsanordnung zur verzoegerung eines digitalen signals |
PCT/EP1987/000571 WO1988002955A1 (en) | 1986-10-07 | 1987-10-05 | Circuit for delaying a digital signal |
JP62506473A JPH01501099A (ja) | 1986-10-07 | 1987-10-05 | デイジタル信号遅延回路装置 |
EP87906816A EP0286669A1 (de) | 1986-10-07 | 1987-10-05 | Schaltungsanordnung zur verzögerung eines digitalen signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19863634092 DE3634092A1 (de) | 1986-10-07 | 1986-10-07 | Schaltungsanordnung zur verzoegerung eines digitalen signals |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3634092A1 true DE3634092A1 (de) | 1988-04-14 |
Family
ID=6311205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19863634092 Withdrawn DE3634092A1 (de) | 1986-10-07 | 1986-10-07 | Schaltungsanordnung zur verzoegerung eines digitalen signals |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0286669A1 (de) |
JP (1) | JPH01501099A (de) |
DE (1) | DE3634092A1 (de) |
WO (1) | WO1988002955A1 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4439126C1 (de) * | 1994-11-02 | 1996-03-21 | Siemens Ag | Pufferspeichereinrichtung zur Taktanpassung zwischen einem Eingangs- und einem Ausgangsdatensignal |
FR2742910A1 (fr) * | 1995-12-22 | 1997-06-27 | Thomson Multimedia Sa | Procede et dispositif d'adressage d'un ecran matriciel |
DE19732895A1 (de) * | 1997-07-30 | 1999-02-04 | Siemens Ag | Anordnung zur schnellen digitalen Erzeugung eines digitalen Signals mit vorgebbarer Phasenlage mit Hilfe eines Referenz-Trägersignals |
DE19945684A1 (de) * | 1999-09-23 | 2001-04-12 | Siemens Ag | Verfahren und Einrichtung für arithmetische Bit-Schiebeoperationen |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5249229A (en) * | 1989-04-04 | 1993-09-28 | Laboratoire Europeen De Recherches Electroniques Avancees Societe En Nom Collectif | Device and method for generating control signals |
FR2645384B1 (fr) * | 1989-04-04 | 1995-09-01 | Europ Rech Electr Lab | Dispositif et procede de generation de signaux de controle |
DE4104269A1 (de) * | 1991-02-13 | 1992-08-20 | Standard Elektrik Lorenz Ag | Verzoegerungsschaltung sowie verfahren zur verzoegerung eines binaersignals |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3953837A (en) * | 1974-11-27 | 1976-04-27 | Texas Instruments Incorporated | Dual serial-parallel-serial analog memory |
US4426685A (en) * | 1978-03-20 | 1984-01-17 | The United States Of America As Represented By The Secretary Of The Navy | Solid state delay device |
FR2545297A1 (fr) * | 1983-04-26 | 1984-11-02 | Thomson Csf | Dispositif de retard et son utilisation dans le dispositif de decodage d'un equipement de mesure de distance |
JPS60129787A (ja) * | 1983-12-16 | 1985-07-11 | 株式会社日立製作所 | 画像メモリ制御方式 |
DE3412106A1 (de) * | 1984-03-31 | 1985-10-10 | Standard Elektrik Lorenz Ag | Digitales filter fuer videosignale |
-
1986
- 1986-10-07 DE DE19863634092 patent/DE3634092A1/de not_active Withdrawn
-
1987
- 1987-10-05 JP JP62506473A patent/JPH01501099A/ja active Pending
- 1987-10-05 EP EP87906816A patent/EP0286669A1/de not_active Withdrawn
- 1987-10-05 WO PCT/EP1987/000571 patent/WO1988002955A1/de not_active Application Discontinuation
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4439126C1 (de) * | 1994-11-02 | 1996-03-21 | Siemens Ag | Pufferspeichereinrichtung zur Taktanpassung zwischen einem Eingangs- und einem Ausgangsdatensignal |
FR2742910A1 (fr) * | 1995-12-22 | 1997-06-27 | Thomson Multimedia Sa | Procede et dispositif d'adressage d'un ecran matriciel |
WO1997023861A1 (fr) * | 1995-12-22 | 1997-07-03 | Thomson Multimedia | Dispositif d'adressage d'un ecran matriciel |
US6252613B1 (en) | 1995-12-22 | 2001-06-26 | Thomson Multimedia, S.A. | Matrix display addressing device |
DE19732895A1 (de) * | 1997-07-30 | 1999-02-04 | Siemens Ag | Anordnung zur schnellen digitalen Erzeugung eines digitalen Signals mit vorgebbarer Phasenlage mit Hilfe eines Referenz-Trägersignals |
DE19732895C2 (de) * | 1997-07-30 | 1999-05-12 | Siemens Ag | Anordnung zur schnellen digitalen Erzeugung eines digitalen Signals mit vorgebbarer Phasenlage mit Hilfe eines Referenz-Trägersignals |
DE19945684A1 (de) * | 1999-09-23 | 2001-04-12 | Siemens Ag | Verfahren und Einrichtung für arithmetische Bit-Schiebeoperationen |
DE19945684C2 (de) * | 1999-09-23 | 2003-03-27 | Siemens Ag | Verfahren und Einrichtung für arithmetische Bit-Schiebeoperationen |
Also Published As
Publication number | Publication date |
---|---|
WO1988002955A1 (en) | 1988-04-21 |
EP0286669A1 (de) | 1988-10-19 |
JPH01501099A (ja) | 1989-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2703578C2 (de) | Videodatenspeicher | |
DE4104329C2 (de) | Impulssignalverzögerungsvorrichtung | |
DE2711992C3 (de) | Anordnung zur Synchronisierung von aus mindestens zwei unsynchronen Quellen stammenden Videosignalen | |
DE2320376C2 (de) | Schaltungsanordnung zur Synchronisation eines Videosignals mit einem Bezugssignal | |
DE3223658C2 (de) | System und Verfahren zur Umwandlung eines zwischenzeilenlosen Videosignals in ein Zwischenzeilenvideosignal | |
DE2711947C3 (de) | Synchronisierschaltung für Videosignale | |
DE2919493A1 (de) | Digitale schaltungsanordnung zur erzeugung eines zusammengesetzten videosignals | |
EP0450445B1 (de) | Digitale Fernsehsignalverarbeitungsschaltung mit orthogonalem Ausgangstakt | |
DE69216338T2 (de) | Schnittstellenschaltung zur Datenübertragung | |
DE4004195C2 (de) | Schaltungsanordnung zur Erzeugung eines mit einem Referenzsignal verkoppelten Signals | |
DE3485959T2 (de) | Programmierbarer longitudinaler zeitcodegenerator in welchem ein synchroner und programmierbarer parallel/serien-datenumsetzer verwendet wird. | |
DE3818843A1 (de) | Verfahren und schaltungsanordnung zur rueckgewinnung eines bittaktes aus einem empfangenen digitalen nachrichtensignal | |
DE3634092A1 (de) | Schaltungsanordnung zur verzoegerung eines digitalen signals | |
DE3442613C2 (de) | ||
DE3882256T2 (de) | Signalverarbeitungssystem des Videoformats. | |
DE3827798C2 (de) | ||
DE3809075A1 (de) | Steuersignalgenerator fuer die verarbeitung eines videosignales | |
DE2829709A1 (de) | Verfahren und anordnung zur erzeugung zeitlich unmittelbar aufeinanderfolgender impulszyklen | |
EP0607630B1 (de) | Schaltungsanordnung zum Verzögern eines Nutzsignals | |
DE3624030C2 (de) | Schaltungsanordnung zur Verminderung der Probenrate eines Digitalsignals | |
DE4025831A1 (de) | Pufferspeicher | |
DE1275579B (de) | Verfahren und Anordnung zum Ausgleich des Zeitfehlers in einem insbesondere von einemmagnetischen Speicher abgenommenen Fernsehsignal | |
DE2746642A1 (de) | Fernsehimpulsgeber | |
DE68910265T2 (de) | Verfahren zur Übertragung von Nachrichten mittels einer bidirektionalen Strecke, und Gerät zu dessen Durchführung. | |
DE19546955A1 (de) | Zeitliche Abstimmung zusammengesetzter Videosignale unter Verwendung digitalen Resamplens |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |