DE19732895A1 - Anordnung zur schnellen digitalen Erzeugung eines digitalen Signals mit vorgebbarer Phasenlage mit Hilfe eines Referenz-Trägersignals - Google Patents
Anordnung zur schnellen digitalen Erzeugung eines digitalen Signals mit vorgebbarer Phasenlage mit Hilfe eines Referenz-TrägersignalsInfo
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- DE19732895A1 DE19732895A1 DE1997132895 DE19732895A DE19732895A1 DE 19732895 A1 DE19732895 A1 DE 19732895A1 DE 1997132895 DE1997132895 DE 1997132895 DE 19732895 A DE19732895 A DE 19732895A DE 19732895 A1 DE19732895 A1 DE 19732895A1
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Description
Anordnung zur schnellen digitalen Erzeugung eines digitalen
Signals mit vorgebbarer Phasenlage mit Hilfe eines Referenz-
Trägersignals.
Die zunehmende Nutzerakzeptanz sowie der technologische Fort
schritt bei der Entwicklung neuer Breitbanddienste - auch als
Multimedia-Dienste bezeichnet - fuhren zu einem zunehmenden
Bedarf an breitbandigen Übertragungsressourcen in bereits be
stehenden oder neu zu installierenden Kommunikationsnetzen.
Um breitbandige Anwendungen, insbesondere hohe Datenübertra
gungsraten beanspruchende Multimedia-Dienste - z. B. "Video on
Demand", Videokonferenz, Teleshopping oder Telebanking - ef
fektiv und wirtschaftlich zu realisieren, ist ein breitbandi
ges Kommunikationsnetz, insbesondere ein breitbandiges Zu
bringernetz erforderlich. In aktuell installierten Zubringer
netzen werden die zur Verfügung stehenden Netz-Ressourcen auf
an das Kommunikationsnetz angeschlossene Netzabschlußeinhei
ten bzw. auf die mit den Netzabschlußeinheiten verbundenen
Kommunikationsendgeräte aufgeteilt. Dabei wird der Zugriff
der Netzabschlußeinheiten bzw. der Kommunikationsendgeräte
auf das gemeinsam genutzte Übertragungsmedium - z. B. Licht
wellenleiter oder Funkkanal - durch ein Übertragungsverfahren
derart gesteuert, daß jeweils nur einer Netzabschlußeinheit
bzw. einem Kommunikationsendgerät zumindest temporär die Zu
griffsberechtigung erteilt wird.
Bei einem durch drahtlose Funkkanäle realisierten Zubringer
netz sind mehrere Netzabschlußeinheiten - auch als Network
Termination bezeichnet - an eine zentral in einer Funkzelle
angeordnete Basisstation - auch als Radio Base Station be
zeichnet - angeschlossen. Die im Zubringernetz zur Verfügung
stehende Datenübertragungsrate - z. B. eine Summenbitrate von
155 Mbit/s - wird dabei auf die aktuell mit der Basisstation
verbundenen Netzabschlußeinheiten aufgeteilt. In aktuellen
drahtlosen Zubringernetzen werden für die in Richtung Netzab
schlußeinheiten - auch als Downstream-Richtung bezeichnet -
zu übertragenden Daten und für die von den Netzabschlußein
heiten an die Basisstation - auch als Upstream-Richtung be
zeichnet - zu übertragenden Daten unterschiedliche, an die
jeweils benötigten Datenübertragungsraten angepaßte Übertra
gungsverfahren eingesetzt. Ein für die in Upstream-Richtung
zu übertragenden Daten bzw. zu übertragende Datenströme ein
gesetztes Übertragungsverfahren stellt das Zeitmultiplex-
bzw. Time-Division-Multiple-Access Zugriffs-Verfahren - auch
als TDMA-Verfahren bezeichnet - dar. Bei diesem Übertragungs
verfahren werden von den Netzabschlußeinheiten abwechselnd
kurze Singalfolgen - auch als Signal-Bursts bezeichnet - an
die Basisstation gesendet. Der Zugriff auf das Übertragungs
medium bzw. auf den Funkkanal wird von der Basisstation der
art gesteuert, daß jeweils nur eine Netzabschlußeinheit In
formationen bzw. einen Signal-Burst an die Basisstation sen
det.
In bestehenden Zubringernetzen mit Lichtwellenleiter-Übertra
gung, beispielsweise in einem SOAP-System - Siemens Optical
Advanced PON - wird jeweils durch eine Netzabschlußeinheit
ein 60 Byte digitalisierte Daten umfassender Signal-Burst
bzw. ein 60 Byte Daten umfassender Daten-Rahmen - im folgen
den auch als SOAP-Datenrahmen bezeichnet - in Upstream-Rich
tung übertragen. Die Präambel jedes SOAP-Datenrahmens umfaßt
7 Byte, wobei 40 Bit der 7 Byte Daten umfassenden Präambel
als Synchronisierbits für die Bestimmung der Signalparameter
des auf der Empfängerseite eintreffenden Signal-Bursts vorge
sehen sind. Die Bestimmung der Signalparameter, d. h. die Be
stimmung der Amplitude sowie der Träger- und Taktphase inner
halb der für die Synchronisierung - hier 40 Bit - zur Verfü
gung stehenden Zeit wird auch als "Runin" bezeichnet. Vor
teilhaft werden bei drahtlosen, Funkkanäle aufweisenden Zu
bringernetzen die von den Netzabschlußeinheiten an die Basis
station zu übermittelnden Daten, d. h. die zu übertragenden
SOAP-Datenrahmen mittels eines kohärenten Modulationsverfah
rens - üblicherweise durch ein Phasenmodulationsverfahren,
auch als Phase Shift Keying PSK bezeichnet - auf ein Träger
signal mit vorgegebener Frequenz moduliert. Als vorteilhaftes
Modulationsverfahren zur Übertragung digital vorliegender Da
ten über Funkkanäle hat sich die Offset-Quadratur-Vierphasen
umtastung - auch als Offset-Quadratur-Phase-Shift-Keying
OQPSK bezeichnet - erwiesen. Da die einzelnen jeweils zu un
terschiedlichen Zeitpunkten einen Signal-Burst aussendenden
Netzabschlußeinheiten unterschiedliche Entfernungen zur Ba
sisstation aufweisen, muß für jeden an der Basisstation ein
treffenden Signal-Burst jeweils die Amplitude sowie die Trä
ger- und Taktphase während des "Runins" bestimmt werden. Für
die Realisierung eines Funksystems mit einer Summenbitrate
von beispielsweise 155 Mbit/s steht somit nur ein sehr kurzes
Zeitintervall von 258 ns während des "Runins" - entspricht
der Zeitdauer zur Übertragung der 40 Synchronisier-Bits des
SOAP-Datenrahmens - zur Bestimmung der Singalparameter von an
der Basisstation eintreffenden Signal-Bursts zur Verfügung.
Für eine optimale Demodulation der über einen Funkkanal über
mittelten Daten muß insbesondere die Trägerphase des burstar
tig übermittelten Trägersignals sehr genau bestimmt und eine
Synchronisierung für die Demodulation herbeigeführt werden.
Bei einer Anordnung zum schnellen Synchronisieren eines er
sten analogen Trägersignals mit einer vorgegebenen Phasenlage
mit einem zweiten Referenz-Trägersignal ist u. a. eine
schnelle Erzeugung eines Signals mit vorgegebener Phasenlage
erforderlich. Eine hierfür vorgesehene, größtenteils aus ana
logen Schaltungselementen bestehende Anordnung erfordert re
lativ viel Platz und ist nur mit einem hohen wirtschaftlichen
Aufwand realisierbar. Desweiteren weist eine derartige Anord
nung die typischen, auf die analogen Schaltungselemente zu
rückzuführenden Nachteile analoger Schaltungen wie Tempera
tur- und Spannungsdrift, sowie Offset und Abgleich auf.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan
ordnung zum Bilden von Signalen mit vorgegebener Phasenlage
für eine schnelle Synchronisation möglichst wirtschaftlich
auszugestalten. Die Aufgabe wird durch die Merkmale des
Patentanspruchs 1 gelöst.
Der wesentliche Aspekt der erfindungsgemäßen Anordnung zur
schnellen digitalen Erzeugung eines digitalen Signals mit
vorgebbarer Phasenlage mit Hilfe eines Referenz-Trägersignals
besteht darin, daß die Anordnung erste mehrere Eingänge und
Ausgänge aufweisende digitale Speichermittel zum Speichern
von die vorgebbare Phasenlage repräsentierenden Phasen-Werten
und mit mehreren Ausgängen der ersten digitalen Speichermit
tel verbundene digitalen Invertern zum Invertieren der in den
ersten digitalen Speichermittel gespeicherten Phasen-Werte
aufweist. Desweiteren sind zweite mit Ausgängen der Inverter
und der ersten digitalen Speichermittel verbundene digitale
Speichermittel zum Speichern der Phasen-Werte und der inver
tierten Phasen-Werte und weitere jeweils über mehrere Ein
gänge mit den Ausgängen der zweiten digitalen Speichermittel
verbundene digitale Multiplex-Mittel angeordnet. Weiterhin
ist eine über Takt-Steuerleitungen mit den ersten und zweiten
digitalen Speichermitteln und mit den digitalen Multiplex-
Mitteln verbundene Takt-Steuereinheit zum Bilden von Takt-
Steuersignalen zur Übernahme der Phasen-Werte in die ersten
digitalen Speichermittel und zur Übernahme der Phasen-Werte
und der invertierten Phasen-Werte in die zweiten digitalen
Speichermittel sowie zur sequentiellen Übernahme der in den
zweiten digitalen Speichermitteln gespeicherten Phasen-Werte
und der gespeicherten invertierten Phasen-Werte an die Aus
gänge der Multiplex-Mittel angeordnet. An einen Eingang der
digitalen Takt-Steuereinheit ist das Referenz-Trägersignal
herangeführt.
Der wesentliche Vorteil der erfindungsgemäßen Anordnung be
steht darin, daß nur mit hohem wirtschaftlichen Aufwand rea
lisierbare analogen Schaltelemente - z. B. mit hohen Kosten
verbundene Sample- and Hold-Verstärker - durch digitale
Schaltelemente realisiert sind. Desweiteren werden durch den
Einsatz digitaler Schaltelemente die typischen Nachteile ana
loger Schaltungen bzw. analoger Schaltelemente - z. B. Tempe
ratur- und Spannungsdrift - vermieden, wodurch der wirt
schaftliche und technische Aufwand zur Realisierung der er
findungsgemäßen Anordnung minimiert wird.
Vorteilhaft sind die ersten digitalen Speichermittel zur
Speicherung von Phasen-Werten ausgestaltet, wobei die Phasen-
Werte eine Inphase- und eine Quadratur-Komponente der vorgeb
baren Phasenlage repräsentieren - Anspruch 2. Durch diese
vorteilhafte Ausgestaltung ist die erfindungsgemäße Anordnung
bei der Demodulation von Trägersignalen einsetzbar, wobei die
Phasen-Werte bzw. die Inphase- und die Quadratur-Komponente
durch von einem Demodulator generierte Phasensignale repäsen
tiert sind.
Gemäß einer vorteilhaften Ausgestaltung sind die digitalen
Multiplex-Mittel durch einen mehrere Eingänge und Ausgänge
aufweisenden Multiplexer realisiert, wobei die Eingänge je
weils mit den Ausgängen der zweiten digitalen Speichermittel
parallel verbunden sind. Von den Ausgängen der zweiten Spei
chermittel werden jeweils die gespeicherten Phasen-Werte bzw.
die gespeicherten abgeleiteten Phasen-Werte repräsentierende
digitale Phasen-Signale an die Eingänge des Multiplexers
übermittelt. Desweiteren ist der Multiplexer derart ausge
staltet, daß durch ein von der Takt-Steuereinheit über eine
Steuerleitung an einen Steuereingang des Multiplexers über
mitteltes Takt-Steuersignal die an Eingängen anliegenden di
gitalen Phasen-Signale sequentiell mit einer vom Takt-Steuer
signal abhängigen Abtastgeschwindigkeit an die Ausgänge
durchgeschaltet werden, wodurch das digitale Signal mit der
vorgegebenen, durch die Phasen-Werte repräsentierte Phasen
lage gebildet wird - Anspruch 3. Durch die vorteilhafte Rea
lisierung der digitalen Schaltungselemente mit Hilfe extrem
einfacher, d. h. eine geringe Komplexität aufweisender
Schaltelemente - wie beispielsweise bistabile Kippstufen oder
Multiplexer und Inverter - können diese mit sehr hohen
Taktraten betrieben werden, wodurch die erfindungsgemäße An
ordnung mit geringem wirtschaftlichen und technischen Aufwand
mit Hilfe handelsüblicher ASIC's - Application Specific Inte
gratet Circuit - oder FPGA's - Field Programmable Gate Array
- realisierbar ist.
Nach einer weiteren vorteilhaften Ausgestaltung der Anordnung
sind die Ausgänge des Multiplexers mit Eingängen eines Digi
tal/Analog-Wandlers verbunden, wobei an einen Ausgang ein er
stes Teil-Referenz-Trägersignal mit einer ersten Frequenz an
liegt. Der Digital/Analog-Wandler ist über den Ausgang mit
einem ersten Eingang eines Modulators verbunden. Ein zweiter
Eingang des Modulators ist mit einem Ausgang einer Umwand
lungseinheit verbunden, wobei ein an einen Eingang der Um
wandlungseinheit geführtes, eine Eingangs-Frequenz aufweisen
des Referenz-Trägersignal in ein zweites Teil-Referenz-Trä
gersignal mit einer Ausgangs-Frequenz umgewandelt wird. Des
weiteren weist der Modulator einen mit einem Eingang eines
Demodulators verbunden, und ein mit der vorgegebenen Phasen
lage oder mit der um die ermittelte Phasendifferenz korri
gierten Phasenlage moduliertes Referenz-Trägersignal übermit
telnden Ausgang auf, wobei das modulierte Referenz-Träger
signal eine aus der Summe der Frequenzen der an den Eingängen
anliegenden ersten und zweiten Teil-Referenz-Trägersignale
aufweisende Frequenz aufweist Anspruch 5. Durch diese vor
teilhafte Ausgestaltung der erfindungsgemäßen Anordnung kön
nen auf wirtschaftliche und schnelle Weise Signale mit vorge
gebener Phasenlage für eine schnelle Synchronisation gebildet
werden, wobei die digitalen Komponenten der Anordnung mit
niedrigen Taktraten - z. B. < 155 MHz - getaktet werden.
Weitere vorteilhafte Ausgestaltungen der erfindungsgemäßen
Anordnung sind den weiteren Ansprüchen zu entnehmen.
Im Folgenden wird die erfindungsgemäße Anordnung anhand von
drei Blockschaltbildern näher erläutert. Dabei zeigen
Fig. 1 eine in eine Schaltungsanordnung integrierte erfin
dungsgemäße digitale Anordnung zur schnellen digita
len Erzeugung eines digitalen Signals, und
Fig. 2 die Zeitverläufe von in Fig. 1 dargestellten analogen
Signalen, und
Fig. 3 die Zeitverläufe des mit Hilfe der in Fig. 1 darge
stellten digitalen Anordnung erzeugten digitalen
Signals.
Fig. 1 zeigt in einem Blockschaltbild beispielhaft eine Schal
tungsanordnung zum schnellen Synchronisieren zweier Träger
signale bs,ts mit einer in der Schaltungsanordnung integrier
ten, erfindungsgemäßen digitalen Anordnung FPGA zur schnellen
digitalen Erzeugung eines digitalen Signals dms, wobei eines
der Trägersignale ts aus dem gebildeten digitalen Signal dms
abgeleitet wird. Die digitale Anordnung FPGA ist beispiels
weise durch digitale Schaltelemente mittels eines FPGA -
Field Programmable Gate Array - realisiert - in Fig. 1 durch
ein strichliertes Rechteck angedeutet. In diesem Ausführungs
beispiel ist der FPGA mit einem an einen Takteingang TF hin
geführten Referenz-Taktsignal bzw. Referenz-Trägersignal rs
mit einer Taktfrequenz fe von kleiner gleich 155 MHz getak
tet. Die Schaltungsanordnung ist Teil einer schaltungstechni
schen Komponente, welche im Empfangsmodul einer ein Punkt-Zu-
Multipunkt-Funksystem - nicht dargestellt - realisierenden
Basisstation - nicht dargestellt - angeordnet ist. Mit der in
der Mitte einer Funkzelle - nicht dargestellt - angeordneten
Basisstation sind über mehrere drahtlose Funkkanäle mehrere
Netzabschlußeinheiten - nicht dargestellt - verbunden. Die
Verbindung zwischen der Basisstation und den Netzabschlußein
heiten weist beispielsweise eine Summenbitrate von 155 MBit/s
auf, wobei die Summenbitrate auf die angeschlossenen Netzab
schlußeinheiten verteilt ist. In diesem Ausführungsbeispiel
erhalten die einzelnen Netzabschlußeinheiten mittels eines
Zeitmultiplex-Zugriffsverfahren - auch als Time Division Mul
tiple Access - bzw. TDMA-Verfahren bezeichnet - abwechselnd
Zugriff auf das gemeinsam genutzte drahtlose Übertragungsme
dium "Funkkanal". Beim TDMA-Übertragungsverfahren senden die
einzelnen Netzabschußeinheiten abwechselnd Signale mit be
stimmter zeitlicher Länge - im folgenden auch als Signal-
Bursts bezeichnet - zur Basisstation. Von der Basisstation
wird der Zugriff auf das gemeinsam genutzte Übertragungsme
dium "Funkkanal" gesteuert, d. h. der Zeitpunkt bestimmt, an
dem eine Netzabschlußeinheit Informationen an die Basissta
tion senden darf.
Mit Hilfe der in Fig. 1 dargestellten Schaltungsanordnung wird
die bereits für das Übertragungsmedium "Lichtwellenleiter"
realisierte Übertragung von SOAP-Datenrahmen - Siemens Opti
cal Advanced PON - auf das drahtlose Übertragungsmedium
"Funkkanal" übertragen, d. h. einzelne mit der Basisstation
verbundene Netzabschlußeinheiten senden in einem Signal-Burst
digital vorliegende Informationen mit einem Datenumfang von
60 Byte an die Basisstation. In Fig. 2A ist beispielsweise ein
für die Upstream-Richtung spezifischer SOAP-Datenrahmen SOAP
dargestellt. Mit Hilfe des dargestellten SOAP-Datenrahmens
SOAP werden 60 Byte-Daten übertragen, wobei die ersten 7 Byte
des SOAP-Datenrahmens SOAP als Präambel amb vorgesehen sind.
Von der 7 Byte Daten umfassenden Präambel amb stehen 40 Bit
als Synchronisier-Bits sync für die empfängerseitige Bestim
mung der Signalparameter - Amplitude sowie Träger- und Takt
phase - zur Verfügung. Die restlichen 53 Byte des SOAP-Daten
rahmens stehen für die Übertragung von Nutzdaten nd, bei
spielsweise einer ATM-Zelle zur Verfügung. Der in Fig. 2A
dargestellte SOAP-Datenrahmen SOAP ist mittels eines kohären
ten Modulationsverfahrens, beispielsweise einer Offset-Vier
phasenumtastung - auch als Offset-Quadratur-Phase-Shift-
Keying OQPSK bezeichnet - auf ein Trägersignal mit bestimmter
Trägerfrequenz ft, hier ft=155 MHz moduliert. In Fig. 2B ist
der zeitliche Verlauf des phasenmodulierten Trägersignals
bzw. des Signal-Bursts bs dargestellt. Da die einzelnen Netz
abschlußeinheiten unterschiedliche Entfernungen zur Basissta
tion aufweisen, weisen die einzelnen von den Netzabschlußein
heiten ausgesendeten Signal-Bursts bs sowohl eine unter
schiedliche Amplitude als auch eine unterschiedliche Träger-
und Taktphase auf. Der in der Basisstation angeordneten
Empfangseinheit - nicht dargestellt - steht bei Eintreffen
eines SOAP-Datenrahmens SOAP während des Empfangs der Präam
bel eine Synchronisierzeit - bzw. ein "Runin" - von 258 ns -
entspricht der Übertragungsdauer der in der Präambel amb ent
haltenen 40 Synchronisierbits sync bei einer Übertragungsrate
von 155 Mbit/s - zur Verfügung.
Gemäß Fig. 1 wird ein an einer Basisstation - nicht darge
stellt - eintreffendes Signal bzw. ein Signal-Burst bs an ei
nen Eingang eines analogen Demodulators DEM herangeführt. Das
am Eingang ED anliegende Signal bs wird durch den Demodulator
DEM mit Hilfe eines an einem Eingang ET anliegenden Hilfs-
Trägersignals bzw. mit Hilfe eines modulierten Referenz-Trä
gersignals ts demoduliert. Der an der Basisstation eintref
fende und am Eingang ED des Demodulators DEM anliegende
Signal-Burst bs wird gleichzeitig an eine nicht dargestellte
Einheit zur Erfassung des zeitlichen Beginns und des zeitli
chen Endes des eintreffenden Signal-Bursts bs hingeführt -
durch strichlierten Pfeil angedeutet. Durch diese auch als
Burst-Detektor bezeichneten Einheit wird ein den zeitlichen
Beginn und des zeitlichen Endes des eintreffenden Signal-
Bursts bs repräsentierendes Signal ds - in Fig. 2C dargestellt
- gebildet, von welchem ein in Fig. 2D dargestelltes und den
zeitlichen Verlauf des "Runins" repräsentierendes Steuer
signal shs abgeleitet wird. Der Demodulator DEM weist zwei
Ausgänge AI, AQ auf, an die zwei durch den Demodulator DEM
generierte und die jeweilige Phaseninformation des am Eingang
ET anliegenden Signals bs repräsentierende Phasen-Signale is,
qs geführt sind. Durch das am Ausgang AI des Demodulators DEM
anliegende Phasen-Signal is wird die Inphase-Komponente und
durch das am Ausgang AQ anliegende Phasen-Signal qs die Qua
dratur-Komponente der Phaseninformation repräsentiert.
Die an den Ausgängen AI, AQ des Demodulators DEM anliegenden
Phasen-Signale is, qs sind jeweils an einen Eingang EW eines
Analog/Digital-Wandlers AD1,2 geführt, durch welche die ana
logen Phasen-Signale is, qs in digitale Phasen-Signale dis,
dqs mit beispielsweise einer Wortbreite von 8 Bit umgewandelt
werden. Das digitale Phasen-Signal dis repräsentiert dabei
einen ersten Phasen-Wert wi und das digitale Phasen-Signal
dqs einen zweiten Phasen-Wert wq, wobei die beiden Phasen
werte wi, wq bei einer Wortbreite von 8 Bit eine Wertebereich
von "0" bis "256" umfassen. Die beiden Analog/Digital-Wandler
AD1,2 weisen jeweils mehrere Ausgänge AW1. . .n auf, welche über
parallele Datenleitungen mit entsprechenden Eingängen EP1. . .n
eines ersten und zweiten Phasen-Speichers PSP1,2 verbunden
sind. Die beiden Phasen-Speicher PSP1,2 sind beispielsweise
durch bistabile Kippstufen-Register realisiert. In jedem Pha
sen-Speicher PSP1,2 ist jeweils ein mit Hilfe der digitalen
Phasen-Signale dis,dqs übermittelter Phasen-Wert wi,wq spei
cherbar. Jeder der beiden Phasen-Speicher PSP1,2 weist meh
rere Ausgänge AP1. . .n auf. Die Ausgänge AP1. . .n des ersten Pha
sen-Speichers PSP1 sind über Datenleitungen mit Eingängen
ES1. . .n eines ersten Signal-Speichers SSP1 und mit Eingängen
EI1. . .n eines ersten Invertierers I1 verbunden, wobei am ersten
Invertierer angeordnete Ausgänge AI1. . .n über Datenleitungen an
Eingänge ES1. . .n eines dritten Signal-Speichers SSP3 ange
schlossen sind. Die Ausgänge AP1. . .n des zweiten Phasen-Spei
chers PSP2 sind über Datenleitungen mit Eingängen ES1. . .n eines
zweiten Signal-Speichers SSP2 und mit Eingängen EI1. . .n eines
zweiten Invertierers I2 verbunden, wobei am zweiten Invertie
rer I2 angeordnete Ausgänge AI1. . .n über Datenleitungen an Ein
gänge ES1. . .n eines vierten Signal-Speichers SSP4 angeschlossen
sind. Die vier Signal-Speicher SSP1. . .4 weisen jeweils mehrere
Ausgänge AS1. . .n auf, welche über Datenleitungen mit entspre
chend ausgestalteten Eingängen EM1_1. . .n, EM2_1. . .n, EM3_1. . .n,
EM4_1. . .n eines Bus-Multiplexers MUX verbunden sind. In jedem
der vier Signal-Speicher SSP1. . .4 ist jeweils ein durch ein an
den Eingängen ES1. . .n anliegendes digitales Phasen-Signal dis,
dqs bzw. durch ein invertiertes digitales Phasen-Signal idis,
idqs repräsentierter digitaler Phasen-Wert w1,2 bzw. inver
tierter, digitaler Phasen-Wert -w1, -w2 speicherbar. Durch
den Multiplexer MUX - vorteilhaft als Bus-Multiplexer ausge
staltet - wird zu jedem Zeitpunkt nur eines der an den Aus
gängen AS1. . .n der vier Signal-Speicher SSP1. . .4 bzw. eines an
den Eingängen EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n des Multi
plexers MUX anliegenden digitalen Phasen-Signale dis, dqs bzw.
invertierten digitalen Phasen-Signale idis, idqs an im Multi
plexer MUX angeordnete Ausgänge AM1. . .n durchgeschaltet.
Die Ausgänge AM1. . .n des Multiplexers MUX sind über Datenlei
tungen an Eingänge ED1. . .n eines Digital/Analog-Wandlers DA an
geschlossen. Der Digital/Analog-Wandler weist einen Ausgang
AD auf welcher mit einem ersten Eingang EO1 eines analogen
Modulators MOD verbunden ist. Der Modulator MOD ist über ei
nen Ausgang AMO und über eine Verbindungsleitung mit dem
Hilfsträger-Eingang ET des Demodulators DEM verbunden. Über
einen zweiten Eingang EO2 ist der Modulator MOD an einen Aus
gang AU einer Umwandlungseinheit UE angeschlossen, wobei ein
in der Umwandlungseinheit UE angeordneter Eingang EU mit dem
an den FPGA herangeführten Referenz-Trägersignal rs verbunden
ist. In diesem Ausführungsbeispiel ist durch die Umwandlungs
einheit UE ein Frequenzumwandler realisiert, welcher die Fre
quenz des am Eingang EU anliegenden Referenz-Trägersignals rs
- mit einer Eingangs-Frequenz von fe=155 MHz - in eine Aus
gangs-Frequenz fa=fe.3/4 umwandelt. Das Referenz-Trägersignal
rs ist weiterhin über einen Takteingang TF des FPGA an einen
Takteingang EST einer im FPGA angeordneten Steuereinheit bzw.
Takt-Steuereinheit ST geführt. Die Steuereinheit ST ist über
Steuerausgänge AST1. . .k, mehrere Steuerleitungen SL1. . .k und über
Steuereingänge SS jeweils mit dem Multiplexer MUX, den vier
Signal-Speichern SSP1. . .4 und den beiden Phasen-Speichern
PSP1,2 verbunden. Durch von der Steuereinheit ST erzeugte
Takt-Steuersignale st werden unter anderem die Speichervor
gänge der Phasen- und Signal-Speicher PSP1,2, SSP1. . .4 sowie
die Schaltvorgänge des Multiplexers MUX gesteuert. Weiterhin
ist an einen Steuereingang EDS der Steuereinheit ST das be
reits beschriebene, den zeitlichen Verlauf des "Runins" re
präsentierendes Steuersignal shs hingeführt.
Im folgenden wird die erfindungsgemäße Anordnung zur schnel
len digitalen Synchronisierung des am Eingang ED des Demodu
lators DEM anliegenden Signal-Bursts bs mit dem am Eingang ET
des Demodulators DEM anliegenden Hilfs-Trägersignals bzw. mit
dem modulierten Referenz-Trägersignal ts näher erläutert:
Der am Eingang ED des Demodulators DEM anliegende Signal-
Burst weist während der 258 ns umfassenden Zeitspanne des
"Runins" eine konstante bzw. eine auf Seiten der Netzab
schlußeinheiten fest eingestellte Phasenlage von Φ=135° auf.
Wie bereits beschrieben, wird vom am Eingang ED des Demodula
tors DEM eintreffenden Signal-Burst bs durch den Burst-Detek
tor ein den zeitlichen Verlauf des "Runins" repräsentierendes
Steuersignal shs abgeleitet und an einen Steuereingang EDS
der Steuereinheit ST geführt.
Wie bereits erläutert, weist das am Eingang ET des Demodula
tors DEM anliegende phasenmodulierte Referenz-Trägersignal ts
während der Zeitperiode des "Runins" eine Sollphase von
Φ=135° auf. Dazu sind während des "Runins" in den beiden Pha
sen-Speichern PSP1,2 per Voreinstellung vorgegebene, die
Sollphase von Φ=135° repräsentierende, Startwerte s1,2 als
Phasen-Werte wi, wq gespeichert, beispielsweise im ersten
Phasen-Speicher PSP1 der Startwert s1=240 und im zweiten Pha
sen-Speicher PSP2 der Startwert s2=20 - in Fig. 3 durch
strichlierte, elippsenförmige Kreise angedeutet. In diesem
Ausführungsbeispiel repräsentiert der Wert "256" die maximale
positive Amplitude und der Wert "0" die maximale negative
Amplitude eines aus diskreten Werten zu generierenden digita
len Signals dms, wobei der Wert "128" die Null-Linie des di
gitalen Signals dms repräsentiert. Durch entsprechende Konfi
guration der Steuerung ST - d. h. durch entsprechende Ansteue
rung der Phasen- und Signal-Speicher PSP1,2 und SSP1. . .4 - ist
zu Beginn des "Runins" der im ersten Phasen-Speicher PSP1 ge
speicherte Startwert s1 als Phasen-Wert wi im ersten Signal-
Speicher SSP1 und als invertierter Phasen-Wert -wi im dritten
Signal-Speicher SSP3 gespeichert. Entsprechend ist der im
zweiten Phasen-Speicher PSP2 gespeicherte Startwert s2 als
Phasen-Wert wq im zweiten Signal-Speicher SSP2 und als inver
tierter Phasen-Wert -wq im vierten Signal-Speicher SSP4 ge
speichert. Die in den vier Signal-Speichern SSP1. . .4 gespei
cherten Phasen-Werte wi, wq, -wi, -wq bzw. die diese Phasen-
Werte wi, wq, -wi, -wq repräsentierenden und an den Eingängen
EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n des Multiplexers MUX an
liegenden digitalen Phasen-Signale dis, dqs, bzw. invertier
ten digitalen Phasen-Signale idis, idqs werden gemäß dem dem
Multiplexer zugeführten Takt-Steuersignal st sequentiell mit
einer Abtastrate von 155 Werten pro Sekunde auf die Ausgänge
AM1. . .n des Multiplexers MUX geschaltet. Das aus den diskreten
Phasen-Werten wi, wq, -wi, -wq gebildete und an den Ausgängen
AM1. . .n des Multiplexers MUX anliegende digitale Signal dms
weist 4 Abtastwerte wi, wq, -wi, -wq pro Schwingungsperiode
und somit eine Frequenz fd von fd = fe/4 = 155/4 MHz auf.
In Fig. 3A ist beispielhaft das an den Ausgängen AM1. . .n des
Multiplexers MUX anliegende und während des "Runins" aus den
vier in den vier Signal-Speichern SSP1. . .4 gespeicherten Start
werten s1, -s1, s2, -s2 gebildete digitale Signal dms darge
stellt, wobei die während eines ersten Auslesezyklusses az1
an den Ausgängen AM1. . .n des Multiplexers MUX anliegenden
Startwerte s1,2 bzw. invertierten Startwerte -s1, -s2 den ent
sprechenden Abtastzeitpunkten t1. . .4 zugeordnet sind. Das digi
tale Signal dms wird anschließend durch den Digital/Analog-
Wandler DA digital/analog-gewandelt und als erstes Teil-Refe
renz-Trägersignal rst1 mit einer Frequenz fd über den Eingang
EO1 dem Modulator MOD zugeführt.
Durch die Umwandlungseinheit UE wird das am Eingang EU anlie
gende und eine Frequenz fe von fe=155 MHz aufweisende, ana
loge Referenz-Trägersignal rs in ein analoges Signal rst2 mit
einer Ausgangs-Frequenz fa von fa=fe.3/4 umgewandelt und
über den Ausgang AU als zweites Teil-Referenz-Trägersignal
rst2 an den Eingang EO2 des Modulators MOD geführt. Gemäß be
kannter Modulator-Eigenschaften weist das aus der Modulation
des ersten und zweiten Referenz-Trägersignals rst1,2 resul
tierende und am Ausgang AM des Modulators MOD anliegende, mo
dulierte Referenz-Trägersignal ts eine Ausgangs-Frequenz fm
auf, welche aus der Summe der Frequenzen fa,fd der an den
Eingängen EO1,2 des Modulators MOD anliegenden Teil-Referenz-
Trägersignale rst1,2 gebildet wird - fm= fa+fd = 1/3.fe +
3/4.fe = fe = 155 MHz. Desweiteren weist das modulierte Refe
renz-Trägersignal ts die gleiche Soll-Phasenlage von Φ=135°
wie das durch den Multiplexer MUX gebildete, digitale Signal
dms bzw. wie das aus dem digitalen Signal dms abgeleitete
analoge erste Teil-Referenz-Trägersignal rst1 auf.
Während des "Runins" bzw. während der Phasendifferenz-Erken
nungszeit wird durch den Demodulator DEM die Phasenlage des
eintreffenden Signal-Bursts bs - mit einer Sollphase von
Φ=135° von einer Netzabschlußeinheit gesendet - mit der in
beschriebener Art und Weise auf Φ=135° voreingestellten Pha
senlage des modulierten Referenz-Trägersignals ts verglichen.
Bei Feststellen einer durch Übertragungslaufzeiten im
"Funkkanal" bedingten Abweichung bzw. Phasendifferenz ΔΦ des
Signal-Bursts bs von der Sollphase von Φ=135° werden durch
den Demodulator DEM entsprechende, die Phasendifferenz ΔΦ re
präsentierende Phasen-Signale is, qs generiert und über die
Ausgänge AI und AQ an die Eingänge EW der beiden Ana
log/Digital-Wandler AD1,2 geführt. Gegen Ende des "Runins"
werden durch Aussenden entsprechender Takt-Steuersignale st
durch die Steuereinheit ST die an den Ausgängen AW1. . .n der
Analog/Digital-Wandler AD anliegenden und die Phasendifferenz
ΔΦ repräsentierenden digitalen Phasen-Werte w1,2 anstelle der
Startwerte s1,2 in den beiden Phasen-Speichern SPS1,2 gespei
chert. Anschließend werden die an den Ausgängen AP1. . .n der
beiden Phasen-Speicher PSP1,2 anliegenden Phasen-Werte w1,2
im ersten und zweiten Signal-Speicher SSP1,2 bzw. die durch
die invertierten digitalen Phasen-Signale idis, idqs reprä
sentierten invertierten Phasen-Werte -w1,-w2 im dritten und
vierten Signal-Speicher SSP3,4 gespeichert.
Nach Ablauf des "Runins" wird aus den in den Signal-Speichern
SSP1. . .4 gespeicherten Phasen-Werten w1,2 bzw. aus den inver
tierten Phasen-Werten -w1,-w2 in beschriebener Art und Weise
durch den Multiplexer MUX das digitale Signal dms mit einer
Frequenz fd gebildet, wobei das digitale Signal dms erfin
dungsgemäß die durch die digitalen Phasen-Signale dis, diq
repräsentierte Phasen-Differenz ΔΦ aufweist. Beispielhaft ist
in Fig. 3B ein nach Ablauf des "Runins" an den Ausgängen AM1. . .n
des Multiplexer MUX anliegendes und die Phasendifferenz ΔΦ
aufweisendes digitales Signal dms dargestellt, wobei die wäh
rend des ersten Auslesezyklusses az1 die an den Ausgängen
AM1. . .n anliegenden Phasen-Werte w1,2 bzw. invertierten Phasen-
Werte -w1, -w2 den entsprechenden Abtastzeitpunkten t1. . .4 zuge
ordnet sind. Nach erfolgter digital/analog-Wandlung durch den
Digital/Analog-Wandler DA wird das digitale Signal dms als
analoges erstes Teil-Referenz-Trägersignal rst1 über den er
sten Eingang EO1 dem Modulator MOD zugeführt. Das durch die
Modulation des zugeführten ersten Teil-Referenz-Trägersignals
rst1 mit dem zugeführten zweiten Teil-Referenz-Trägersignal
rst2 gebildete modulierte Referenz-Trägersignal ts weist so
mit eine um den Wert der ermittelten Phasendifferenz ΔΦ kor
rigierte Phasenlage Φ auf, wodurch das modulierte Referenz-
Trägersignal ts an die aktuelle, während des "Runins" ermit
telte Phasenlage Φ des Signal-Bursts bs angepaßt ist.
Die in Fig. 1 dargestellte Anordnung FPGA ist vorteilhaft mit
einer geringen Anzahl einfacher digitaler Komponenten - bei
spielsweise mit Hilfe von bistabilen Kippstufen bzw. D-Flip-Flops,
Invertern und Multiplexern - äußerst kostengünstig und
mit geringem technischen Aufwand realisierbar. Für die Reali
sierung stehen beispielsweise schnelle ASIC's oder FPGA's zur
Verfügung. Die bei fortschreitender technologischer Entwick
lung mögliche Erhöhung der Taktrate von ASIC's oder FPGA's
läßt zusätzlich eine vorteilhafte digitale Realisierung der
in Fig. 1 dargestellten analogen Schaltungskomponenten - z. B.
digitale Realisierung von Modulator MOD, Demodulator DEM und
Frequenzwandler UE - unter Einsatz komplexer, digitaler
Schaltungskomponenten - z. B. digitale Addierer und Multipli
zierer - zu. Dadurch werden die Nachteile analoger Schal
tungskomponenten - z. B. - Temperatur- und Spannungsdrift -
vermieden und somit die Qualität der Demodulation der durch
das Signal bs übermittelten Nutzdaten nd weiter verbessert.
Claims (7)
1. Anordnung (FPGA) zur schnellen digitalen Erzeugung eines
digitalen Signals (dms) mit vorgebbarer Phasenlage mit Hilfe
eines Referenz-Trägersignals (rs)
- - mit ersten mehrere Eingänge (EP1. . .n) und Ausgänge (AP1. . .n) aufweisenden digitalen Speichermittel (PSP1,2) zum Spei chern von die vorgebbare Phasenlage repräsentierenden Pha sen-Werten (s1,2,wi,wq),
- - mit mit mehreren Ausgängen (AP1. . .n) der ersten digitalen Speichermittel (PSP1,2) verbundenen digitalen Inverter (I1,2) zum Invertieren der in den ersten digitalen Spei chermitteln (PSP1,2) gespeicherten Phasen-Werte (s1,2,wi,wq), und
- - mit zweiten mit Ausgängen (AI1. . .n, AP1. . .n) der Inverter (I1,2) und der ersten digitalen Speichermittel (PSP1,2) verbundenen digitalen Speichermitteln (SSP1. . .4) zum Spei chern der Phasen-Werte (s1,2, wi, wq) und der invertierten Phasen-Werte (-s1, -s2, -wi, -wq),
- - mit weiteren jeweils über mehrere Eingänge (EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n) mit den Ausgängen (AS1. . .n) der zweiten digitalen Speichermittel (SSP1. . .4) verbundenen digi talen Multiplex-Mitteln (MUX),
- - mit einer über Takt-Steuerleitungen (SL1. . .k) mit den ersten und zweiten digitalen Speichermitteln (PSP1,2, SSP1. . .4) und mit den digitalen Multiplex-Mitteln (MUX) verbundenen digi talen Takt-Steuereinheit (ST) zum Bilden von Takt-Steuer signalen (st)
- - zur Übernahme der Phasen-Werte (si,2, wi,wq) in die ersten digitalen Speichermittel (PSP1,2),
- - zur Übernahme der Phasen-Werte (s1,2, wi,wq) und der in vertierten Phasen-Werte (-s1,-s2, -wi,-wq) in die zweiten digitalen Speichermittel (SSP1. . .4), und
- - zur sequentiellen Übernahme der in den zweiten digitalen
Speichermitteln (SSP1. . .4) gespeicherten Phasen-Werte (s1,2,
wi,wq) und der gespeicherten invertierten Phasen-Werte
(-s1,-s2, -wi,-wq) an die Ausgänge (AM1. . .n) der digitalen
Multiplex-Mittel,
wobei an einen Eingang (EST) der digitalen Takt-Steuerein heit (ST) das Referenz-Trägersignal (rs) herangeführt ist.
2. Anordnung nach Anspruch 2,
dadurch gekennzeichnet,
daß die ersten digitalen Speichermittel (PSP1,2) zur Speiche
rung von Phasen-Werten (wi,wq) ausgestaltet sind, wobei die
Phasen-Werte (wi,wq) eine Inphase- und eine Quadratur-Kompo
nente der vorgebbaren Phasenlage repräsentieren.
3. Anordnung nach Anspruch 1 oder 2 ,
dadurch gekennzeichnet,
daß die digitalen Multiplex-Mittel (MUX) durch einen mehrere
Eingänge (EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n) und Ausgänge
(AM1. . .n) aufweisenden Multiplexer (MUX) realisiert sind,
- - dessen Eingänge (EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n) je weils mit den Ausgängen (AS1. . .n) der zweiten digitalen Spei chermittel (SSP1. . .4) parallel verbunden sind,
- - wobei von den Ausgängen (AS1. . .n) der zweiten Speichermittel (SSP1. . .4) jeweils die gespeicherten Phasen-Werte (wi,wq) bzw. die gespeicherten, abgeleiteten Phasen-Werte (-wi, -wq) repräsentierende digitale Phasen-Signale (dis, dqs, idis, idqs) an die Eingänge (EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n) des Multiplexers (MUX) übermittelt werden,
- - und der Multiplexer (MUX) derart ausgestaltet ist, daß durch ein von der Takt-Steuereinheit (ST) über eine Steuer leitung (SL1. . .k) an einen Steuereingang (SS) des Multiple xers (MUX) übermitteltes Takt-Steuersignal (st) die an den Eingängen (EM1_1. . .n, EM2_1. . .n, EM3_1. . .n, EM4_1. . .n) anliegenden digitalen Phasen-Signale (dis, dqs, idis, idqs) sequentiell mit einer vom Takt-Steuersignal (st) abhängigen Abtastge schwindigkeit (At) an die Ausgänge (AM1. . .n) durchgeschaltet werden, wodurch das digitale Signal (dms) mit der vorgebba ren, durch die Phasen-Werte (s1,2,wi,wq) repräsentierten Phasenlage gebildet wird.
4. Anordnung nach einen der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß an die Eingänge (EP1. . .n) der ersten digitalen Speicher-
Mittel (PSP1,2) jeweils ein einen Phasen-Wert (wi, wq) reprä
sentierendes digitales Phasen-Signal (dis, dqs) herangeführt
ist, wobei die Phasen-Signale (dis, dqs) die vorgebbare Pha
senlage repräsentieren.
5. Anordnung nach einen der Ansprüche 3 bis 4,
dadurch gekennzeichnet,
- - daß die Ausgänge (AM1. . .n) des Multiplexers (MUX) mit Ein gängen (ED1. . .n) eines Digital/Analog-Wandlers (DA) verbunden sind, wobei an einen Ausgang (AD) ein erstes Teil-Referenz- Trägersignal (rst1) mit einer ersten Frequenz (fd) anliegt,
- - daß der Digital/Analog-Wandler (DA) über den Ausgang (AD) mit einem ersten Eingang (EO1) eines Modulators (MOD) ver bunden ist,
- - daß ein zweiter Eingang (EO2) des Modulators (MOD) mit ei nem Ausgang (AU) einer Umwandlungseinheit (UE) verbunden ist, wobei
- - ein an einen Eingang (EU) der Umwandlungseinheit (UE) ge führtes, eine Eingangs-Frequenz (fe) aufweisendes Refe renz-Trägersignal (rs) in ein zweites Teil-Referenz-Trä gersignal (rst2) mit einer Ausgangs-Frequenz (fa) umgewan delt wird, und
- - daß der Modulator (MOD) einen mit einem Eingang (ET) eines Demodulators (DEM) verbundenen, und ein mit der vorgegebe nen Phasenlage oder mit der um die ermittelte Phasendiffe renz korrigierten Phasenlage moduliertes Referenz-Träger signal (ts) übermittelnden Ausgang (AMO) aufweist, wobei
- - das moduliertes Referenz-Trägersignal (ts) eine aus der Summe der Frequenzen (fd,fa) der an den Eingängen (EO1,2) anliegenden ersten und zweiten Teil-Referenz-Trägersignale (rst1,2) aufweisende Frequenz (fm) aufweist.
6. Anordnung nach einen der vorherigen Ansprüche,
dadurch gekennzeichnet,
- - daß ein Inphase-Komponente-Ausgang (AI) und ein Quadratur- Komponente-Ausgang (AQ) des Demodulators (DEM) jeweils mit einem ersten und zweiten Analog/Digital-Wandler (AD1,2) verbunden ist,
- - daß der erste Analog/Digital-Wandler (AD1) mit einem In phase-Komponente-Eingang (EP1. . .n) der ersten Speichermittel (PSP1), und
- - daß der zweite Analog/Digital-Wandler (AD2) mit einem Qua dratur-Komponente-Eingang (EP1. . .n) der ersten Speichermittel (PSP2) verbunden ist, wobei
- - durch den ersten Analog/Digital-Wandler (AD1) das die In phase-Komponente der Phasenlage repräsentierende digitale Phasensignal (dis) und
- - durch den zweiten Analog/Digital-Wandler (AD2) das die Quadratur-Komponente der Phasenlage repräsentierende digi tale Phasensignal (dis) gebildet wird, und
- - an einen Eingang des Demodulators (DEM) ein analoges Trä gersignal (bs) geführt ist.
7. Anordnung nach einen der vorherigen Ansprüche,
dadurch gekennzeichnet,
daß die Anordnung durch einen ASIC oder einen FPGA realisiert
ist.
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