DE3617964A1 - Schaltungsanordnung zum bit- und mehrbitweisen zugriff zu daten durch einen mikroprozessor - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanord­ nung zum bit- und mehrbitweisen Zugriff zu Daten durch einen Mikroprozessor, die als Bits oder beispielsweise als Bytes zur Verfügung stehen.

Für Steuerungsaufgaben im industriellen Bereich werden immer mehr speicherprogrammierbare Steuergeräte eingesetzt, die Mikroprozessoren aufweisen. Die für den Prozeßablauf nötige Information hängt dabei sowohl vom Inhalt eines Bytes als auch von dem Wert eines Bits ab. Die internen Speicher der Mikroprozessoren sind byteweise organisiert, so daß die Verar­ beitung von einzelnen Bits sehr zeitaufwendig ist, da sie vor ihrer Verknüpfung jeweils aus­ maskiert werden müssen. Somit wird auch die Steuerung langsamer, so daß sehr schnelle Prozeßschritte nicht durchgeführt werden können.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zum bit- und bytewei­ sen Zugriff für Daten durch einen Mikropro­ zessor zu schaffen, bei der wahlweise ein Byte oder ein Bit dem Mikroprozessor zur Verarbei­ tung zur Verfügung stehen, so daß eine sehr schnelle speicherprogrammierbare Steuerung möglich wird. Diese Aufgabe wird erfindungs­ gemäß durch die kennzeichnenden Merkmale des Hauptanspruchs oder des unabhängigen Neben­ anspruchs gelöst.

Erfindungsgemäß weist die Schaltungsanordnung logische Mittel auf, die bei einem z. B. byteweise organisierten Adressraum die Daten byteweise zwischenspeichern und abhängig von Adressbe­ fehlen für das anzusprechende Bit und von Steuersignalen zur Steuerung des bit- oder byteweisen Zugriffs entweder das gewünschte Bit selektieren und über eine Datenleitung an den Mikroprozessorbus weiterleiten bzw. das von dem Mikroprozessorbus über die Daten­ leitung gelieferte Bit an die durch die Adress­ befehle vorgegebene Stelle im zwischenge­ speicherten Byte setzen oder das gesamte Byte über Datenleitungen direkt an den bzw. vom Mikroprozessorbus weiterleiten. Auf diese Weise stehen dem Mikroprozessor sowohl Bytes als auch Bits direkt zur Verfügung, so daß das zeitaufwendige Ausmaskieren von einzel­ nen Bits im Mikroprozessor vermieden wird. Darüber hinaus ist eine Invertierung der einzelnen Bits oder der Bytes in den logischen Mitteln möglich, so daß wahlweise der direkte Wert oder der Kehrwert eines Bytes oder eines Bits in einem Zyklus abgefragt oder geändert werden kann.

Vorzugsweise ist der byteweise organisierte Adressraum als Speicher ausgebildet, der die Daten byteweise speichert, wobei die Schreib- bzw. Lesevorgänge in oder aus dem Speicher über eine Torschaltung erfolgen, die mit den als Gatterschaltung, als Pal oder dergleichen ausgebildeten logischen Mitteln verbunden ist. Auf diese Weise wird eine einfache und kosten­ günstige Schaltungsanordnung als Zusatzschalt­ kreis zu dem Mikroprozessor erstellt.

Bei einem bitweise organisierten Adressraum, beispielsweise einem bitweise organisierten Speicher sind die logischen Mittel derart aus­ gebildet, daß sie abhängig von Adressbefehlen für das oder die anzusprechenden Bits und von Steuersignalen zur Steuerung des byte- oder bitweisen Zugriffs entweder das gewünschte Bit direkt an den oder vom Mikroprozessorbus wei­ terleiten oder eine Seriell-Parallel-Umwand­ lung nacheinander gelieferter Bits in ein Byte vornehmen und an den Mikroprozessorbus weiterleiten bzw. eine Parallel-Seriell-Umwand­ lung eines vom Mikroprozessorbus gelieferten Bytes in einzelne Bits vornehmen. Auch in dieser Ausführungsform wird eine einfache Hardware-Schaltung zur Verfügung gestellt, durch die ein direkter Zugriff zu Bits und Bytes durch den Mikroprozessor möglich wird, so daß eine schnellere speicherprogrammierbare Steuerung hergestellt werden kann.

In einem bevorzugten Ausführungsbeispiel weise die logischen Mittel Schieberegister auf, mit denen die Parallel-Seriell und Seriell- Parallel-Umwandlungen schnell vorgenommen wer­ den können.

Zur besseren Adressierung des bitweise orga­ nisierten Speichers ist ein Zähler vorgesehen, der entsprechend der Bitadresse solange hoch­ gezählt wird, bis ein Byte im Schieberegister zur Verfügung steht.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellte und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigt

Fig. 1 die schaltungsgemäße Ausgestaltung der Schaltungsanordnung mit byte­ weise organisiertem Speicher und

Fig. 2 eine schaltungsgemäße Ausgestal­ tung der Schaltungsanordnung mit bitweise organisiertem Speicher.

In Fig. 1 ist der erfindungsgemäße Schaltkreis 1 dargestellt, der an einen Mikroprozessorbus 2 angeschlossen ist, wobei der Mikroprozessor selbst nicht gezeigt ist. Weiterhin ist ein Speicher 3 vorgesehen, der beispielsweise als 8K × 8 CMOS RAM ausgebildet ist und byteweise organi­ siert ist. Das Ausführungsbeispiel wird unter Zugrundelegung eines Adresswortes beschrieben, das aus 18 Bit besteht, wobei die letzten drei Bits die Adresse eines Bits in einem Byte an­ geben, die folgenden 13 Bits dienen zur Adres­ sierung eines Bytes im Speicher 3, das 16te Bit gibt den Arbeitsmodus an, d. h. ob die Ver­ arbeitung eines Bytes oder eines Bits gewünscht ist, und das 17te Byte dient der Information, ob eine Invertierung vorgenommen werden soll oder nicht.

Über Adressleitungen A 3 bis A 15 ist der Speicher 3 mit dem Mikroprozessorbus 2 verbunden, wodurch ein Zugriff zu einem beliebigen Byte im 8K- Adressenraum des Speichers 3 möglich ist.

Der Schaltkreis 1 weist eine Steuereinheit 4, eine Torschaltung 5, die aus zwei Tri-State- Bausteinen 6, 7 besteht und eine Logikeinheit 8 auf, die als Zwischenspeicher und Gatterschal­ tung oder PAL oder dergleichen ausgebildet ist. Die Logikeinheit 8 ist über Datenleitungen D 0 bis D 7 mit dem Mikroprozessorbus 2 verbunden. Die Steuereinheit 4 ist über die Leitungen CS und R/W, die allgemein bekannte Funktionen haben, über die Adressleitungen A 0 bis A 2 für das gewünschte Bit, über Leitungen A 16, A 17 für bit- oder byteweisen Betrieb und für die Angabe der Invertierung und über die Leitung RL, deren Signal zum Erzeugen der Wait-Zyklen oder als Data-Acknowledge-Signal benutzt wird, an den Mikroprozessorbus 2 angeschlossen. Die Steuereinheit 4 gibt die empfangenen Signale zeitrichtig an die einzelnen Bauelemente weiter und zwar über die Leitungen C 0 und C 1 als Schreib- und Lesebefehl und als "Chip-Select" an den Speicher 3, über die Leitungen C 2, C 3 an die Tri-State-Bausteine 6, 7 zur Steuerung der Schreib- und Leserichtung und über die Leitungen C 4 bis Cn an die Logikeinheit 8.

Im folgenden soll der Funktionsablauf beschrie­ ben werden. Unabhängig vom Arbeitsmodus wird ein Byte über die Adressleitungen A 3 bis A 15 angesprochen und beim Auslesen als Datenbit D 0 bis D 7 in Abhängigkeit von A 17 unverändert oder invertiert über den Tri-State-Baustein 6, die Logikeinheit 8 und die Datenleitungen D 0 bis D 7 zum Mikroprozessorbus 2 geschaltet. Beim Schrei­ ben eines Bytes vom Datenbus 2 gelangen die Daten D 0 bis D 7 in die Logikeinheit 8, werden dort abhängig von A 17 invertiert oder nicht und über den Tri-State-Baustein 7 dem Speicher 3 zugeführt.

Für das Lesen eines Bits werden entsprechend dem adressierten Byte die Datenbits D 0 bis D 7 aus dem Speicher ausgelesen und über den Tri- State-Baustein 6 der Logikeinheit 8 zugeführt, in dem sie als Byte zwischengespeichert werden. Entsprechend der Adressierung des gewünschten Bits über die Adresse A 0 bis A 2 wird das dem Bit zugeordnete Gatter der Logikeinheit 8 aktiviert und schaltet das gewünschte Bit auf eine festgewählte Datenleitung (z. B. D 0) zum Mikroprozessorbus 2,wobei abhängig vom Sig­ nal A 17 das gewünschte Bit in der Logikeinheit 8 invertiert wird oder nicht. Für das Schreiben eines Bits wird zuerst das adressierte Daten­ byte aus dem Speicher 3 ausgelesen und in der Logikeinheit 8 zwischengespeichert. Das einzu­ schreibende Bit wird vom Mikroprozessorbus 2 über eine fest gewählte Datenleitung D 0 bis D 7, vorzugsweise D 0, zu der Logikeinheit 8 geführt, in der es über die Gatterschaltung oder das Pal, invertiert oder nicht, an die gewünschte Adresse A 0 bis A 2 im Datenbyte gesetzt wird. Dieses neue Daten­ byte wird über den Tri-State-Baustein 7 zurück in den Speicher 3 geschrieben. In allen beschrie­ benen Fällen werden die Kontrolleitungen C 0 bis Cn durch die Steuereinheit 4 entsprechend akti­ viert.

Fig. 2 zeigt ein Ausführungsbeispiel der Schaltungsanordnung, bei der ein bitweise orientierter Speicher 11 verwendet wird. Die Bezugszeichen sind in diesem Ausführungsbei­ spiel für die gleiche Elemente entsprechend dem Ausführungsbeispiel nach Fig. 1 gewählt. Der Speicher 11 ist über drei Leitungen mit einem Zähler 12 verbunden, der über Adressleitungen A 0 bis A 2 an den Mikroprozessorbus 2 angeschlos­ sen ist. Weiterhin steht der als 64K × 1 CMOS RAM ausgebildete Speicher 11 über die Adressleitungen A 3 bis A 15 mit dem Mikroprozessorbus 2 und über zwei Datenleitungen mit Schieberegistern A 13 in Verbindung, die wiederum über Datenlei­ tungen D 0 bis D 7 an den Mikroprozessorbus 2 angeschlossen sind. Weiterhin ist eine Steuer­ einheit 14 vorgesehen, die bis auf die Adres­ sierleitungen A 0 bis A 2 die gleichen Anschlüsse zum Mikroprozessorbus 2 aufweist wie in Fig. 1. Steuerleitungen gehen von der Steuereinheit 14 zum Zähler 12 und zu den Schieberegistern 13.

Die Funktionsweise der Schaltungsanordnung nach Fig. 2 ist wie folgt. Zum Lesen eines Bits werden die Adressbits A 0 bis A 2 direkt in den Zähler 12 geladen und zum Speicher 11 geführt, d. h. direkt übernommen. Das über die Adressleitungen A 3 bis A 15 angesprochene Daten­ bit wird von den Schieberegistern direkt auf die Datenleitung z. B. D 0 zum Mikroprozessorbus 2 durchgeschaltet. In entsprechender Weise wird ein Datenbit in den Speicher geschrieben, das vom Mikroprozessorbus 3 geliefert wird.

Die Vorgänge werden von der Steuereinheit 14 abhängig von den Befehlen A 16, A 17 und R/W gesteuert.

Im Falle des byteweisen Arbeitsmodus, der über A 16 kontrolliert wird, wird zum Lesen eines Bytes die Adressbits A 0 bis A 2 in den Zähler geladen, wobei sie dort immer einen festen Anfangswert, z. B. 000, haben sollen. Das adressierte Datenbit wird aus dem Speicher in die Schieberegister 13 geladen, wobei ein Parallel-Seriell- und ein Seriell-Parallel- Schieberegister vorgesehen sind. Das ausge­ lesene Datenbit wird in das Seriell-Parallel- Schieberegister 13 geschoben. Danach wird der Zählerstand des Zählers 12 mittels eines von der Steuereinheit 14 abgegebenen Taktim­ pulses um eins erhöht und das nächste Daten­ bit wird aus dem Speicher 11 in das Seriell- Parallel-Schieberegister 13 geschoben. Dieser Vorgang wird entsprechend dem vorliegenden Ausführungsbeispiel siebenmal wiederholt, so daß am Ende ein Datenbyte im Schiebere­ gister 13 zur Verfügung steht, das parallel zum Mikroprozessorbus 2 über die Leitungen D 0 bis D 7 geleitet wird.

In entsprechender Weise wird ein Datenbyte vom MIkroprozessorbus in den Speicher geschrieben, d. h. das Datenbyte wird in das Parallel-Seriell- Schieberegister 13 geladen, wobei die einzelnen Bits abhängig von der durch den jeweiligen Zäh­ lerstand des Zählers 12 vorgegebenen Adresse nacheinander in den Speicher 11 eingeschrieben werden.

Ebenso wie in dem Ausführungsbeispiel nach Fig. 1 werden in den vier beschriebenen Fällen die Daten abhängig vom Pegel der Leitung A 17 invertiert oder nicht.

In den beschriebenen Ausführungsbeispielen wurde für das Mehrbitwort ein Byte gewählt, wobei die Funktionsweise der Schaltungen nach den Fig. 1 und 2 unter Zugrundelegung des Bytes als Mehrbitwort erklärt wurde. Selbst­ verständlich können auch andere Mehrbitwörter gewählt werden.

Claims (9)

1. Schaltungsanordnung für einen Mikroprozessor zum bit- und mehrbitweisen Zugriff zu Daten, die in einem Adressenraum als Mehrbitwort bei­ spielsweise Bytes zur Verfügung stehen, dadurch gekennzeichnet, daß logische Mittel (8) vorgesehen sind, die die Daten mehrbitweise zwischenspeichern und abhängig von Adressleitungen für das anzu­ sprechende Bit und von Steuersignalen zur Steu­ erung des mehrbit- oder bitweisen Arbeitsmo­ dus entweder das gewünschte Bit selektieren und über eine Datenleitung (D 0 bis D 7) an den Mikroprozessorbus (2) weiterleiten bzw. das vom Mikroprozessorbus (2) über die Datenlei­ tung (D 0 bis D 7) gelieferte Bit an die durch die Adressleitungen (A 0 bis A 2) vorgegebene Stelle im zwischengespeicherten Mehrbitwort setzen oder das gesamte Mehrbitwort über Datenleitungen (D 0 bis D 7) an den bzw. vom Mikroprozessor weiterleiten.

2. Schaltungsanordnung für Mikroprozessor zum bit- und mehrbitweisen Zugriff zu Daten, die in einem Adressraum als einzelne Bits zur Verfügung stehen, dadurch gekennzeichnet, daß logische Mittel (13) vorgesehen sind, die abhängig von Adressleitungen für das oder die anzusprechenden Bits und von Steuersignalen zur Steuerung des mehrbit- oder bitweisen Arbeitsmodus entweder das gewünschte Bit an den oder vom Mikroprozessor­ bus (2) weiterleiten oder eine Seriell- Parallel Umwandlung nacheinander gelieferter Bits in ein Mehrbitwort vornehmen und an den Mikroprozessorbus (2) weiterleiten bzw. eine Parallel-Seriell Umwandlung eines vom Mikroprozessorbus (2) gelieferten Mehrbitworts in einzelne Bits vornehmen.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Speicher (3) vorge­ sehen ist, der die Daten mehrbitweise gespeichert und über eine von Schreib-Lesesignalen ge­ steuerte Torschaltung (5) mit den logischen Mitteln (8) verbunden ist.

4. Schaltungsanordnung nach Anspruch 1 oder Anspruch 3, dadurch gekennzeichnet, daß die Torschaltung (5) als Tri-State-Schaltung (6, 7) ausgebildet ist.

5. Schaltungsanordnung nach einem der Ansprüche 1, 3 oder 4, dadurch gekennzeichnet, daß die logischen Mittel (8) einen Zwischen­ speicher und eine Gatterschaltung oder ein PAL oder dergleichen aufweisen.

6. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein Speicher (11) vorge­ sehen ist, der die Daten bitweise speichert und mit den logischen Mitten (13) verbunden ist.

7. Schaltungsanordnung nach Anspruch 2 oder Anspruch 6, dadurch gekennzeichnet, daß die logischen Mittel (13) Parallel-seriell- und Seriell-parallel-Schieberegister aufweisen.

8. Schaltungsanordnung nach Anspruch 2, 6 oder 7, dadurch gekennzeichnet, daß ein Zähler (12) mit dem Speicher (11) verbunden ist, der nach­ einander die einzelnen Bits eines Mehrbitwortes adressiert.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die lo­ gischen Mittel (8, 13) abhängig von vom Mikro­ prozessorbus (2) gelieferten Adress- und Steu­ ersignalen die ein- oder auszulesenden Bits oder Mehrbitwörter invertieren.