DE4122236C2 - Steuereinrichtung für direkten Speicherzugriff - Google Patents

Description

Die Erfindung bezieht sich auf eine Steuereinrichtung für direkten Speicherzugriff mit mehreren Zwischenspeichereinrichtungen, die von einer Übertragungsquelle zu einer Übertragungssenke über Datenbusse zu übertragende, jeweils durch eine Adresse bestimmte Datenbytes zwischenspeichern, mit einer Schalteinrichtung zur Ein-Ausgabe-Umschaltung zwischen den Datenbussen und den Zwischenspeichern, mit einer Ermittlungseinrichtung zur Ermittlung, ob die Adresse des ersten zu übertragenden Datenbytes geradzahlig oder ungeradzahlig ist, und mit einer Steuersignalerzeugungseinrichtung, die Steuersignale zum Steuern der Schalteinrichtung entsprechend dem Ermittlungsergebnis der Ermittlungseinrichtung derart erzeugt, daß die Datenbytes in den Zwischenspeichereinrichtungen in einer gewünschten Adressenreihenfolge unabhängig davon gespeichert werden, ob die Adresse des ersten zu übertragenden Datenbytes geradzahlig oder ungeradzahlig ist und ob die Adressenzählrichtung vorwärts oder rückwärts ist.

Fig. 6 zeigt schematisch Zwischenspeicher und Datensammel­ leitungen bzw. Datenbusse, die bei einer Direktspeicherzu­ griff- bzw. DMA-Übertragung verwendet werden. In der Figur ist mit 1 ein Zwischenspeicher, in dem erste Daten gespei­ chert werden, und mit 2 ein Zwischenspeicher bezeichnet, in dem zweite Daten gespeichert werden. Diese Zwischenspeicher speichern als Zwischenspeichereinrichtung vorübergehend Adressenbestimmungsdateneinheiten, nämlich in diesem Fall 8-Bit-Daten. Ein 16-Bit-Datenbus besteht aus einem Datenbus 3 oberer Ordnung für obere 8 Bits und einem Datenbus 4 unterer Ordnung für untere 8 Bit. Eine Signalleitung 5 dient zur Eingabe von dem Datenbus 4 unterer Ordnung in den Zwischen­ speicher 1 und wird durch einen Schalter 16 ein- oder ausge­ schaltet. Eine Signalleitung 6 dient zur Eingabe von dem Datenbus 3 oberer Ordnung in den Zwischenspeicher 2 und wird durch einen Schalter 20 geschaltet. Gleichermaßen sind mit 7 und 8 Signalleitungen für die Eingabe von dem Datenbus 3 bzw. 4 in den Zwischenspeicher 1 bzw. 2 und mit 15 und 19 zugehörige Schalter bezeichnet. Eine Signalleitung 9 dient zur Ausgabe an den Datenbus 4 niedriger Ordnung aus dem Zwischenspeicher 1 und wird durch einen Schalter 14 geschal­ tet. Eine Signalleitung 10 dient zur Ausgabe an den Datenbus 3 aus dem Zwischenspeicher 2 und wird durch einen Schalter 18 geschaltet. Signalleitungen 11 und 12 dienen jeweils zur Ausgabe an den Datenbus 3 bzw. 4 aus dem Zwischenspeicher 1 bzw. 2 und werden durch Schalter 13 bzw. 17 geschaltet. Die Schalter 13 bis 20 sind eine Schalteinrichtung für das Schalten der Eingabe und Ausgabe zwischen den Zwischenspei­ chern 1 und 2 und den Datenbussen 3 und 4 oberer bzw. unte­ rer Ordnung. Mit (a), (b), (c) und (d) sind Steuersignale für das Ein- und Ausschalten der Schalter 17, 18, 19 bzw. 20 bezeichnet. Mit (e), (f), (g) und (h) sind Steuersignale für das Ein- und Ausschalten der Schalter 13, 14, 15 bzw. 16 bezeichnet.

Fig. 7 zeigt den Aufbau einer herkömmlichen Steuersignalge­ neratorschaltung. Die Figur zeigt ein Flip-Flop 31, das eine Ermittlungseinrichtung für die Ermittlung bildet, ob eine erste zu übertragende Adresse geradzahlig oder ungeradzahlig ist, ein Zeitsteuersignal SNC, das im Übertragungszyklus zuerst auszugeben ist, und ein wertniedrigstes Adressenbit ADO, das "L" wird, wenn die abzurufende Adresse geradzahlig ist. Demgemäß wird ein Ausgangssignal des Flip-Flops während des Übertragungszyklus auf dem Wert des wertniedrigsten Bits der bei der Übertragung abzurufenden ersten Adresse gehal­ ten. Bei einem Buszugriff wird ein Signal E zu "H". Bei einem Lesezyklus wird ein Signal READ zu "H". Bei dem Zu­ griff zu einer ungeradzahligen Adresse wird ein Signal zu "L" und es werden dann, wenn das Lesen oder Schreiben von zwei Byte gleichzeitig erfolgen kann, beide Signale ADO und zu "L", so daß der Datenbus oberer Ordnung und der Datenbus unterer Ordnung gleichzeitig angewählt werden können. Mit 32 bis 39 sind NOR-Glieder bezeichnet, mit 40 bis 49 sind NAND-Glieder bezeichnet und mit 50 bis 59 sind Inverter bezeichnet. Diese Elemente bilden eine Steuersig­ nalgeneratorschaltung 30.

Nachstehend wird die Funktion erläutert. Fig. 8 sind Zeit­ diagramme bei Hauptzugriffzeiten bei der DMA-Übertragung.

Fig. 8A zeigt ein Beispiel, bei dem die erste Zugriffadresse geradzahlig ist und die Adresse in Vorwärtsrichtung wech­ selt. Dabei können der Datenbus oberer Ordnung und der Datenbus unterer Ordnung gleichzeitig angewählt werden. Die beiden Signale ADO und sowie ein Ausgangssignal Q des Flip-Flops 31 werden zu "L". Infolgedessen werden bei dem Lesen die Steuersignale (d) und (h) ausgegeben, so daß die Daten von dem Datenbus 4 unterer Ordnung über die Signallei­ tung 5 in den Zwischenspeicher 1 eingespeichert werden und die Daten von dem Datenbus 3 oberer Ordnung über die Signal­ leitung 6 in den Zwischenspeicher 2 eingespeichert werden. Auf ähnliche Weise werden bei dem Schreiben die Steuersigna­ le (b) und (f) ausgegeben, so daß die Daten aus dem Zwi­ schenspeicher 1 über die Signalleitung 9 an den Datenbus 4 unterer Ordnung und die Daten aus dem Zwischenspeicher 2 über die Signalleitung 10 an den Datenbus 3 oberer Ordnung angelegt werden.

Fig. 8B zeigt ein Beispiel, bei dem die erste Zugriffadresse ungeradzahlig ist und die Adresse in Vorwärtsrichtung wech­ selt. Da hierbei die erste Adresse ungeradzahlig ist, er­ folgt der Zugriff in zwei Buszyklen. Bei dem ersten Buszy­ klus ist das Signal ADO "H" und das Signal "L". Da das Signal SNC nur bei dem ersten Buszyklus ausgegeben wird, wird das Ausgangssignal Q des Flip-Flops 31 zu "H" und es wird aufrecht erhalten, bis zwei Buszyklen beendet sind. Infolgedessen wird bei dem Lesen bei dem ersten Buszyklus das Steuersignal (g) ausgegeben, so daß die Daten von dem Datenbus 3 oberer Ordnung in dem Zwischenspeicher 1 gespei­ chert werden. Bei dem nächsten Buszyklus ist das Signal ADO "L" und das Signal "H". Das Ausgangssignal Q des Flip- lops 31 ist auf dem Pegel "H" gehalten, so daß das Steuer­ signal (c) ausgegeben wird und die Daten von dem Datenbus 4 unterer Ordnung in dem Zwischenspeicher 2 gespeichert wer­ den. Auf ähnliche Weise wird bei dem Schreiben bei dem ersten Buszyklus das Steuersignal (e) ausgegeben, so daß die Daten aus dem Zwischenspeicher 1 an den Datenbus 3 oberer Ordnung angelegt werden. Bei dem nächsten Buszyklus wird das Steuersignal (a) ausgegeben, so daß die Daten aus dem Zwi­ schenspeicher 2 an den Datenbus 4 unterer Ordnung angelegt werden.

Fig. 8C zeigt ein Beispiel, bei dem die erste Zugriffadresse ungeradzahlig ist und die Adresse in Umkehrrichtung wech­ selt. Dabei wird gemäß der Darstellung in dem Zeitdiagramm eine Adresse verringert und es werden gleichzeitig zwei Byte neu abgerufen. Die beiden Signale ADO und werden zu "L" und das Ausgangssignal Q des Flip-Flops 31 wird zu "H", da der Wert zu demjenigen Zeitpunkt beibehalten wird, zu dem das Signal ADO "H" ist. Infolgedessen werden bei dem Lesen die Steuersignale (c) und (g) ausgegeben, so daß die Daten von dem Datenbus 3 oberer Ordnung in den Zwischenspei­ cher 1 und die Daten von dem Datenbus 4 unterer Ordnung in den Zwischenspeicher 2 eingespeichert werden. Bei dem Schreiben werden die Steuersignale (a) und (e) ausgegeben, so daß die Daten aus dem Zwischenspeicher 1 an den Datenbus 3 oberer Ordnung und die Daten aus dem Zwischenspeicher 2 an den Datenbus 4 unterer Ordnung angelegt werden.

Aus dem Vorstehenden ist ersichtlich, daß unabhängig von der Vorwärts- und Gegenrichtung die Daten mit der zuerst auftre­ tenden Adresse dem Zwischenspeicher 1 zugeführt werden und die nächsten Daten dem Zwischenspeicher 2 zugeführt werden. Infolgedessen kann dann, wenn sowohl für das Lesen als auch für das Schreiben Kombinationen von Vorwärtsrichtung und Gegenrichtung und Kombinationen geradzahliger oder ungerad­ zahliger erster Adresse gewählt werden, eine normale Daten­ übertragung ausgeführt werden.

Die Druckschrift US 46 31 671 zeigt eine Steuereinrichtung der eingangs genannten Art mit der Möglichkeit 8- oder 16-Bit-Daten mittels direktem Speicherzugriff zwischen einem Speicher und einer Eingabe/Ausgabe-Schnittstelle zu übertragen, wobei der Datendurchsatz durch Nutzung des internen 16-Bit-Datenbusses erhöht wird.

Da ein 16-Bit-Speicherzugriff intern jedoch nur mit einer geraden Adresse möglich ist, wird in einer Ermittlungseinrichtung, die aus Adreßzähler und Bytezähler besteht, der Adreßzähler mit einer Startadresse geladen und der Byte-Zähler mit der Anzahl der zu übertragenden Datenbytes. Anhand des Inhalts des Byte-Zählers und der niedrigwertigsten Stelle des Adreßzählers wird bei einer 16-Bit-Datenübertragung festgestellt, ob in der ersten bzw. letzten Datenübertragung 8 oder 16 Bit übertragen werden müssen.

Wird zum Beispiel bei einer im Adreßzähler der Ermittlungseinrichtung anhand der niedrigwertigsten Stelle durchgeführten Adressenparitätsprüfung festgestellt, daß die Adresse gerade ist, so erfolgt sofort eine 16-Bit-Datenübertragung. Dementsprechend werden durch eine Steuersignalerzeugungseinheit Steuersignale erzeugt, die eine Schalteinrichtung dazu veranlassen, die Daten aus einem Zwischenspeicher in den Hauptspeicher unter der richtigen Adressenzuordnung abzuspeichern, d. h. das höherwertige Byte eines 16-Bit-Wortes unter einer geraden Adresse und das niederwertige Byte unter einer ungeraden Adresse.

Es gibt Fälle, in denen es erwünscht ist, die gespeicherten Daten in umgekehrter Reihenfolge auszulesen. Beispielsweise kann bei einer Motordrehzahlsteuerung, bei der eine bestimmte Drehzahl durch ein Datenwort gekennzeichnet ist, durch Umkehr der Übertragungsreihenfolge der einzelnen Datenwörter die Drehzahländerung von einer Erhöhung auf eine Verringerung umgestellt werden. Handelt es sich dabei jedoch um Datenwörter, deren Bitzahl größer als die Busbreite des Übertragungsdatenbusses ist, und die somit byteweise zeitlich nacheinander übertragen werden müssen, so würden bei umgekehrter Übertragungsreihenfolge auch die Datenbytes innerhalb eines Datenwortes vertauscht werden. Somit würde die zu übertragende Information verfälscht werden.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Steuereinrichtung für direkten Speicherzugriff gemäß dem Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß zu übertragende Datenbytes innerhalb eines Mehrbytedatenwortes in ihrer Reihenfolge auch dann beibehalten werden, wenn eine Übertragungsquelle und eine Übertragungssenke unterschiedliche Adressenzählrichtungen aufweisen.

Diese Aufgabe wird bei der eingangs genannten Steuereinrichtung durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Dementsprechend bewirkt die Umkehrschaltung, die durch Signale eines von außen geladenen Betriebsartenregisters angesteuert wird, daß bei umgekehrter Zählrichtung und Mehrbytedatenformat, die Datenbytes in umgekehrter Reihenfolge aus den Zwischenspeichern ausgelesen werden. Dies geschieht durch Umkehr des Ermittlungsergebnisses der Adressenparitätsprüfung in der Ermittlungseinrichtung. Dadurch wird erreicht, daß die Datenbytes innerhalb des Datenwortes in ihrer Reihenfolge auch bei umgekehrter Adressenzählrichtung des Übertragungsziels beibehalten werden, ohne das dafür eine eigene Funktion vorgesehen werden muß.

Die Erfindung wird nachstehend anhand von Ausführungsbei­ spielen unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1 ist ein Blockschaltbild einer erfin­ dungsgemäßen Steuereinrichtung für direkten Speicherzugriff.

Fig. 2 ist ein Schaltbild einer Steuersignal­ generatorschaltung gemäß einem Ausführungsbeispiel.

Fig. 3 sind ein Schaltbild einer Umkehrschal­ tung bei dem Ausführungsbeispiel sowie eine Wahrheitstabelle hiervon.

Fig. 4 und 5 sind Darstellungen von Übertra­ gungsbildern von 8-Bit-Einheiten und 16-Bit-Einheiten.

Fig. 6 ist eine schematische Darstellung von Zwischenspeichern und Datensammelleitungen, die bei einer herkömmlichen Übertragung mit direktem Speicherzugriff verwendet werden.

Fig. 7 ist ein Schaltbild einer Steuersignal­ generatorschaltung in einer herkömmlichen Einrichtung.

Fig. 8 sind Zeitdiagramme bei hauptsächlichen Zugriffen bei der herkömmlichen Übertragung mit direktem Speicherzugriff.

Nachstehend wird ein erfindungsgemäßes Ausführungsbeispiel der Steuereinrichtung beschrieben. Da bei der Direktspei­ cherzugriff- bzw. DMA-Übertragung verwendete Zwischenspei­ cher und Datenbusse die gleichen wie bei dem in Fig. 6 dargestellten Beispiel für den Stand der Technik sind, ist deren Beschreibung weggelassen.

Fig. 2 zeigt ein Schaltbild, welches dem in Fig. 7 dargestellten Beispiel für den Stand der Technik entspricht. Die Fig. 2 zeigt ein Flip-Flop 31, das eine Ermittlungseinrichtung für die Ermittlung bildet, ob die erste zu übertragende Adresse geradzahlig oder ungeradzahlig ist, und Signale SNC, E, READ, WRITE, ADO und , die die gleichen wie bei dem Beispiel für den Stand der Technik sind, so daß deren Erläu­ terung weggelassen wird. Ein Signal CNT, das anstelle des Signals ADO bei dem Stand der Technik als Steuersignal für das Wählen der Zwischenspeicher in das Flip-Flop 31 eingege­ ben wird, ist ein Steuersignal, das mittels einer als Aus­ führungsbeispiel in Fig. 3 dargestellten Umkehrschaltung erhalten wird. In Fig. 3A ist mit X ein Signal bezeichnet, das nur dann "H" wird, wenn die Adressenfortschaltrichtung umgekehrt ist, und ein Signal Y dient zum Wählen des Umkeh­ rens bzw. Invertierens und wird "H", wenn die Übertragungs­ daten 16-Bit-Konfiguration haben. Diese Signale werden beispielsweise mittels eines Betriebsartregisters oder dergleichen als Kennung sowie auch als Eingangssignal von außen her eingegeben. Ein Signal Z entspricht dem Signal ADO mit dem Adressenbit "0". Mit 61 ist ein NAND-Glied bezeich­ net, mit 62 bis 64 sind Inverter bezeichnet und mit 65 bis 68 sind Transistoren bezeichnet. Diese Elemente bilden eine Umkehrschaltung 60, die auf die durch die Wahrheitstabelle in Fig. 3B dargestellte Weise wirkt.

Nachstehend wird die Funktion erläutert. Hierbei ist die Übertragungsquelle auf Vorwärtsrichtung mit einer geraden Zahl als erste Adresse und das Übertragungsziel auf Gegenrichtung mit einer ungeraden Zahl als erste Adresse eingestellt angenommen. Das Zeitdiagramm für die Schaltung nach Fig. 2 ist im wesentlichen das gleiche wie dasjenige gemäß Fig. 8 mit der Ausnahme, daß das Eingangssignal ADO des Flip-Flops 31 durch das Signal CNT ersetzt ist.

Zuerst wird ein Beispiel erläutert, bei dem das Signal Y "L" ist, d. h., die Übertragungsdaten die 8-Bit-Konfiguration haben. Bei dem Lesezyklus ist das Signal X "L", da die Adressenfortschaltrichtung die Vorwärtsrichtung ist, und das Signal Z ist "L", da die erste Adresse geradzahlig ist. Dadurch wird das Signal CNT zu "L". Infolgedessen wird ein Ausgangssignal Q des Flip-Flops 31 gemäß Fig. 2 zu "L", so daß Steuersignale (d) und (h) abgegeben werden, wodurch Daten von einem Datenbus 4 unterer Ordnung über eine Signal­ leitung 5 in einen Zwischenspeicher 1 eingespeichert werden und Daten von einem Datenbus 3 oberer Ordnung über eine Signalleitung 6 in einen Zwischenspeicher 2 eingespeichert werden. Bei dem Schreibzyklus ist das Signal X "H", da die Adressenfortschaltrichtung umgekehrt ist, und das Signal Z wird zu "H", da die erste Adresse ungeradzahlig ist. Dadurch wird CNT zu "H". Infolgedessen wird gemäß Fig. 2 das Aus­ gangssignal Q des Flip-Flops 31 zu "H" und es werden Steuer­ signale (a) und (e) ausgegeben, wodurch die Daten aus dem Zwischenspeicher 1 über eine Signalleitung 11 an den Daten­ bus 3 oberer Ordnung und die Daten aus dem Zwischenspeicher 2 über eine Signalleitung 12 an den Datenbus 4 unterer Ordnung angelegt werden. Dieser Übertragungszustand ist in Fig. 4 dargestellt.

Als nächstes wird ein Beispiel erläutert, bei dem Y "H" ist, d. h., die Übertragungsdaten 16-Bit-Konfiguration haben. Bei dem Lesezyklus ist das Signal X wie zuvor "L" und das Signal Z wird zu "L". Dadurch wird das Signal CNT zu "L". Infolgedessen wird gemäß Fig. 2 das Ausgangssignal Q des Flip-Flops 31 zu "L", so daß die Steuersignale (d) und (h) ausgegeben werden, wodurch von dem Datenbus 4 unterer Ord­ nung eingegebene Daten über die Signalleitung 5 in den Zwischenspeicher 1 und von dem Datenbus 3 oberer Ordnung eingegebene Daten über die Signalleitung 6 in den Zwischen­ speicher 2 eingespeichert werden. Als nächstes ist bei dem Schreibzyklus X wie zuvor "H" und Z wird zu "H". Da beide Signale X und Y "H" sind, besteht die Bedingung für das Vertauschen der unteren Ordnung mit der oberen Ordnung. Dabei wird das Signal CNT zu "L". Infolgedessen wird das Ausgangssignal Q des Flip-Flops 31 zu "L", so daß gemäß Fig. 2 Steuersignale (b) und (f) ausgegeben werden, wodurch die Daten aus dem Zwischenspeicher 1 über eine Signalleitung 9 an den Datenbus 4 unterer Ordnung angelegt werden und die Daten aus dem Zwischenspeicher 2 über eine Signalleitung 10 an den Datenbus 3 oberer Ordnung angelegt werden. Dieser Übertragungszustand ist in Fig. 5 dargestellt.

Bei diesem Ausführungsbeispiel kann gemäß der vorstehenden Beschreibung durch das Hinzufügen einer kleinen logischen Schaltung eine DMA-Übertragung in 8-Bit-Einheiten und in 16-Bit-Einheiten unabhängig von der Adressenfortschaltrich­ tung und unabhängig davon, ob die erste Zugriffadresse geradzahlig oder ungeradzahlig ist, auf beliebige Weise gewählt werden.

Bei dem vorstehend beschriebenen Ausführungsbeispiel haben zwar die Übertragungsdaten 8-Bit-Konfiguration und 16-Bit-Konfiguration, jedoch können auch andere Bit-Konfigu­ rationen vorgesehen werden, wie 16-Bit-Konfiguration und 32-Bit-Konfiguration.

Bei dem vorstehend beschriebenen Ausführungsbeispiel ist zwar als Adressenfortschaltrichtung an der Übertragungsquel­ le die Vorwärtsrichtung und an dem Übertragungsziel die Gegenrichtung vorgesehen, jedoch ist die Steuereinrichtung umgekehrt gleichfalls wirkungsvoll, wenn die Adressenfort­ schaltrichtungen an der Übertragungsquelle und dem Übertra­ gungsziel voneinander verschieden sind.

Weiterhin wird zwar bei dem vorstehend beschriebenen Ausfüh­ rungsbeispiel das Eingangssignal des Flip-Flops 31 umgekehrt bzw. invertiert, jedoch kann statt dessen das Ausgangssignal umgekehrt werden.

Ferner besteht hinsichtlich der Zwischenspeichereinrichtung, der Schalteinrichtung, der Steuersignalgeneratoreinrichtung, der Ermittlungseinrichtung und der Umkehreinrichtung der Steuereinrichtung keine Einschränkung auf das vorstehend beschriebene Ausführungsbeispiel, so daß die gleichen Funktionen auch mittels anderer bekannter Schaltun­ gen ausgeführt werden können.

In der DMA-Steuereinrichtung ist gemäß der vorstehenden Beschreibung eine Umkehreinrichtung vorgesehen, die dann, wenn die Adressenfortschaltrichtung entgegenge­ setzt ist und die Bit-Konfiguration der Übertragungsdaten eine Konfiguration aus mehreren Dateneinheiten ist, ausgehend von dem die Adressenfortschaltrichtungen anzeigen­ den Signal und dem die Bit-Konfiguration der Übertragungsda­ ten anzeigenden Signal das Ermittlungsergebnis der Ermitt­ lungseinrichtung für die Ermittlung umkehrt, ob die erste zu übertragende Adresse geradzahlig oder ungeradzahlig ist; dadurch kann auf beliebige Weise unabhängig von den Adres­ senfortschaltrichtungen und unabhängig davon, ob die erste Zugriffadresse geradzahlig oder ungeradzahlig ist, die DMA- Übertragung in 8-Bit-Einheiten und in 16-Bit-Einheiten oder dergleichen auf beliebige Weise ausgeführt werden.

Claims (8)

1. Steuereinrichtung für direkten Speicherzugriff mit:

• - mehreren Zwischenspeichereinrichtungen, die von einer Übertragungsquelle zu einer Übertragungssenke über Datenbusse zu übertragende, jeweils durch eine Adresse bestimmte Datenbytes zwischenspeichern,
• - einer Schalteinrichtung zur Eingabe/Ausgabe-Umschaltung zwischen den Datenbusse und den Zwischenspeichern,
• - einer Ermittlungseinrichtung zur Ermittlung, ob die Adresse des ersten zu übertragenden Datenbytes geradzahlig oder ungeradzahlig ist, und
• - einer Steuersignalgeneratoreinrichtung, die Steuersignale zum Steuern der Schalteinrichtung entsprechend dem Ermittlungsergebnis der Ermittlungseinrichtung derart erzeugt, daß die Datenbytes in den Zwischenspeichereinrichtungen in einer gewünschten Adressenreihenfolge unabhängig davon gespeichert werden, ob die Adresse des ersten zu übertragenden Datenbytes geradzahlig oder ungeradzahlig ist und ob die Adressenzählrichtung vorwärts oder rückwärts ist,
  gekennzeichnet durch
• - eine Umkehreinrichtung (60), die entsprechend einem die Adressenzählrichtung anzeigenden Signal (X) und einem die Bitkonfiguration der Übertragungsdaten anzeigenden Signal (Y) bei Datenwörtern, die mehrere Datenbytes umfassen, und umgekehrter Adressenzählrichtung zwischen der Übertragungsquelle und dem Übertragungsziel das Ermittlungsergebnis der Ermittlungseinrichtung (31) umkehrt, so daß die Reihenfolge der Datenbytes innerhalb eines Mehrbytedatenwortes trotz umgekehrter Adressenzählrichtung erhalten bleibt.

2. Steuereinrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß die Datenbusse (3, 4) einen 16-Bit-Bus aus einem Datenbus (3) oberer Ordnung für obere 8 Bit und einem Daten­ bus (4) unterer Ordnung für untere 8 Bit bilden und daß als Zwischenspeichereinrichtungen zwei Zwischenspeicher (1, 2) für das vorübergehende Speichern von jeweils 8-Bit-Daten vorgesehen sind.

3. Steuereinrichtung nach Anspruch 2, dadurch gekennzeich­ net, daß die Schalteinrichtung (13 bis 20) aus acht Schal­ tern besteht, die jeweils einzeln Eingabe/Ausgabe-Signal­ leitungen zwischen den Zwischenspeichern (1, 2) und den Datenbussen (3, 4) ein- und ausschalten.

4. Steuereinrichtung nach Anspruch 2 oder 3, dadurch gekenn­ zeichnet, daß die Umkehreinrichtung (60) eine Umkehrschal­ tung ist, in die ein Signal (X), das anzeigt, ob die Adres­ senfortschaltrichtung die Vorwärtsrichtung oder die Gegen­ richtung ist, ein Signal (Y), das anzeigt, ob die Bitkonfi­ guration der Übertragungsdaten die 8-Bit-Konfiguration oder die 16-Bit-Konfiguration ist, und ein Signal (Z), das das Adressenbit niedrigster Ordnung anzeigt, in der Weise einge­ geben werden, daß als Ausgangssignal (CNT) dann, wenn die Adressenfortschaltrichtung umgekehrt ist und die Übertra­ gungsdaten die 16-Bit-Konfiguration haben, der Wert des das Adressenbit niedrigster Ordnung anzeigenden Signals umge­ kehrt wird bzw. andernfalls das Signal unverändert abgegeben wird.

5. Steuereinrichtung nach Anspruch 4, dadurch gekennzeich­ net, daß die Ermittlungseinrichtung (31) das Ausgangssignal (CNT) der Umkehrschaltung (60) entsprechend einem in dem Übertragungszyklus zuerst auszugebenden Zeitsteuersignal (SNC) festhält und aus einem Flip-Flop besteht, welches seinen Wert während des Übertragungszyklus ausgibt.

6. Steuereinrichtung nach Anspruch 5, dadurch gekennzeich­ net, daß die Steuersignalerzeugungseinrichtung (30) aus einer kombinatorischen logischen Schaltung (32 bis 59) besteht, in die Ausgangssignale Q und des Flip-Flops (31), ein das Adressenbit niedrigster Ordnung darstellendes Signal ADO, das "L" ist, wenn die Zugriffadresse geradzahlig ist, ein Signal E, das bei dem Buszugriff "H" ist, ein Signal READ, das bei dem Lesezyklus "H" ist, ein Signal WRITE, das bei dem Schreibzyklus "H" ist, und ein Signal eingegeben werden, das bei dem Zugriff zu einer ungeradzahligen Adresse "L" ist, und die in Abhängigkeit von diesen Signalen die Steuersignale (a bis h) erzeugt.

7. Steuereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das die Adressenfortschaltrich­ tung anzeigende Signal (X) und das die Bitkonfiguration der Übertragungsdaten anzeigende Signal (Y) aus einem Betriebs­ artregister als Kennung zugeführt werden.

8. Steuereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das die Adressenfortschaltrich­ tung anzeigende Signal (X) und das die Bitkonfiguration der Übertragungsdaten anzeigende Signal (Y) als Eingangssignale von außen zugeführt werden.