DE3587190T2

DE3587190T2 - Fehlerkorrekturschaltung mit einem reduzierten syndromwort.

Info

Publication number: DE3587190T2
Application number: DE8585402566T
Authority: DE
Inventors: Robert J Proebsting
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1984-12-26
Filing date: 1985-12-20
Publication date: 1993-08-05
Anticipated expiration: 2005-12-21
Also published as: JPS61221834A; EP0186588B1; EP0186588A3; DE3587190D1; KR950003518B1; KR860005509A; JP2539343B2; US4649540A; EP0186588A2

Description

Die Erfindung betrifft das Gebiet der integrierten Schaltungen für die Datenverarbeitung, insbesondere das Gebiet der Fehlerkorrekturschaltungen zum Korrigieren von Datenfehlern.
Eine gut bekannte Technik, Fehler bei der Datenübertragung zu korrigieren, besteht aus dem Hamming-Code-Verfahren, gemäß welchem jeglicher Einzelfehler in einem Satz von Datenbits korrigiert wird. Jedem Satz von Datenbits ist ein Satz von Paritätsbits zugeordnet. Die minimale Zahl K von Paritätsbits, die erforderlich ist, um ein Feld von M Datenbits zu korrigieren ist die niedrigste Zahl K, welche die folgende Gleichung befriedigt:
2K ≤ M + K + 1.
Ein bezeichnendes Merkmal des Hamming-Code-Verfahrens besteht in dem Ersatz der Paritätsbits, die in das Datenfeld an Stellen eingefügt werden, an denen die Paritätsadresse dieser Stelle eine einzelne Eins hat. Ein zweites kennzeichnendes Merkmal besteht darin, daß eine Positionsnull nicht verwendet wird. Dieses Anordnungs-Erfordernis ist kein Problem für Schaltungen, die aus diskreten Komponenten hergestellt werden, da die Drähte in irgendeiner Form, welche angemessen ist, gruppiert werden können. Das Anordnungserfordernis gibt auch Anlaß für ein wesentliches Problem hinsichtlich integrierter Schaltungen, da es schwierig ist Korrektursignale zu befördern oder weiterzuleiten, wo sie benötigt werden. Ein Korrekturschaltungsdesign nach den Hamming-Code-Prinzipien müßte ein gravierendes Dekodier-und weiterleit-Problem überwinden.
Ein Anwendungsfall des Hamming-Code-Verfahrens ist in der US-A-3825893 beschrieben.
Es ist Aufgabe der vorliegenden Erfindung ein Fehlerkorrektursystem zu schaffen, welches mit Hilfe einer integrierten Schaltung realisiert werden kann.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine integrierte Fehlerkorrekturschaltung vorgesehen, um bis zu einem Fehler in einem Datenfeld zu korrigieren, welches durch M Datensignale auf einem Satz von Datenleitungen getragen ist, welche in einem ersten Bereich einer integrierten Schaltung angeordnet sind, wobei jeder Satz der Datenleitungen eine binäre Datenadresse mit K - 1 Bits aufweist, die repräsentativ für die Stelle der Datenleitung innerhalb des Satzes der Datenleitungen ist; diese Schaltung enthält ferner einen Satz von Paritätsleitungen, welche einen Satz von K - 1 Paritätssignalen führen, wobei jedes Paritätssignal ein jeweiliges Paritätsfeld wiedergibt und von einem Satz von Eingangsdatensignalen geformt ist, wobei jedes Paritätsfeld Zwischendaten-Paritätssignale enthält, die aus dem Satz von Eingangsdatensignalen derart ausgewählt sind, daß ein Datensignal in das i'te Paritätsfeld gewählt wird, wenn das i'te Bit der Binäradresse des Datensignals einen vorbestimmten logischen Wert (eins oder null) hat, wobei jedes Paritätssignal dadurch erzeugt wird indem die Zahl der Zwischendaten-Paritätssignale gezählt wird, die in sein Paritätsfeld gewählt wurden und einen vorbestimmten logischen Wert (eins oder null) haben;
eine Paritätseinrichtung zum Erzeugen eines Paritäts-Prüfbits abhängig von lediglich den Paritätssignalen und zum Erzeugen der Bits eines binären Syndromworts mit K - 1 Bits indem für jedes Bit des Syndromworts ein Syndrombit-Erzeugungsfeld gebildet wird, welches eines der Paritäts-Prüfbits und dessen zugeordnetes Paritätsfeld enthält und wobei die Zahl der Bits in dem Syndrombit-Erzeugungsfeld gezählt wird, die einen vorbestimmten logischen Wert (eins oder null) haben; und
eine Einrichtung zum Korrigieren eines einzelnen Datensignals, welches bei einer binären Fehleradresse gelegen ist, die durch die Inhalte des Syndromworts spezifiziert ist, wobei die Korrektureinrichtung immer dann verhindert wird, wenn das Paritäts-Prüfbit einen Fehler in den Paritätssignalen anzeigt, und welche auf eine bestimmte eine der binären Datenadressen anspricht, um eine Fehlerkorrekturoperation zu verhindern.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren geschaffen zum Korrigieren von bis zu einem Fehler in einem Datenfeld, welches durch M Datensignale auf einem Satz von Datenleitungen getragen ist, die in einem ersten Bereich einer integrierten Schaltung angeordnet sind, wobei jeder Satz der Datenleitungen eine binäre Datenadresse mit K - 1 Bits enthält, die repräsentativ für die Stelle oder Lage dieser Datenleitung innerhalb des Satzes der Datenleitungen ist;
die genannte Schaltung umfaßt ferner einen Satz von Paritätsleitungen, die einen Satz von K - 1 Paritätssignalen führen, wobei jedes Paritätssignal ein jeweiliges Paritätsfeld wiedergibt und aus einem Satz von Eingangsdatensignalen geformt ist, und wobei das Verfahren folgende Schritte umfaßt:
Es werden in jedes Paritätsfeld zwischendaten-Paritätssignale aus dem Satz der Eingangsdatensignale derart gewählt, daß ein Datensignal in das i'te Paritätsfeld gewählt wird, wenn das i'te Bit der binären Adresse dieses Datensignals einen vorbestimmten logischen Wert (eins oder null) hat und jedes Paritätssignal dadurch erzeugt wird, indem die Zahl der zwischendaten-Paritätssignale gezählt wird, die in das Paritätsfeld gewählt wurden und einen vorbestimmten logischen Wert (eins oder null) haben;
es wird ein Paritäts-Prüfbit abhängig von lediglich den Paritätssignalen erzeugt;
es werden die Bits von einem binären Syndromwort mit K - 1 Bits erzeugt, indem für jedes Bit des Syndromworts ein Syndrom-Bit-Erzeugungsfeld geformt wird, welches eines der Paritäts-Prüfbits und dessen zugeordnetes Paritätsfeld enthält und indem die Zahl der Bits in dem Syndrombit-Erzeugungsfeld gezählt wird, welche einen vorbestimmten logischen Wert (eins oder null) haben; und
es wird ein einzelnes Datensignal korrigiert, welches an einer binären Fehleradresse gelegen ist, welche durch die Inhalte des Syndromwortes spezifiziert ist, wobei die Korrektureinrichtung immer dann verhindert wird, wenn das Paritäts-Prüfbit einen Fehler in den Paritätssignalen anzeigt, und auf eine bestimmte eine der binären Datenadressen anspricht, um die Fehlerkorrekturoperation zu verhindern.
Die Erfindung kann bei einem Speicher angewendet werden, in welchem Daten gespeichert sind und in einem logischen Feld mit M Datenbits und zugeordneten K Paritätsbits ein Zugriff erfolgt, jedoch eine Ausgabe über N Anschlüsse erfolgt, wobei N kleiner ist als M; und bei welchem ein Satz von Fehler-Umkehrungs-Schaltkreisen einem Untersatz von Datenbits zugeordnet ist.
Ein bevorzugtes Merkmal der Erfindung bei dieser Anwendung besteht in der Verwendung eines Fehlersperrsignals, um eine Fehlerkorrektur zu sperren oder zu verhindern, wenn ein Fehler innerhalb dem logischen Feld vorhanden ist, jedoch in dem ausgewählten Untersatz von Datenbits nicht enthalten ist.
Die Fehlerkorrekturschaltung bewirkt in bevorzugter Weise eine logische (und bei dem bevorzugten Ausführungsbeispiel physische) Zusammenfügung von Datenbits und eine logische (und in dem bevorzugten Ausführungsbeispiel physische) Zusammenfügung von Paritätsbits, wobei die Datenbits und die Paritätsbits nicht untereinander vermischt werden.
Dies bedeutet, daß die räumliche Anordnung des Datenbit- und Paritätsbit-Speichers derart ist, daß die Datenbits zusammen angeordnet werden und die Paritätsbits getrennt von den Datenbits angeordnet werden.
Die Schaltung gemäß einem Ausführungsbeispiel nach der Erfindung verwendet ein vereinfachtes Dekodierschema, um einen Einzelfehler in dem Datenfeld zu korrigieren, bei welcher eine Vielzahl von Fehlerumkehrschaltkreisen, von denen jeder auf einen einzelnen ausgewählten Untersatz von Datenbits eines logischen Feldes anspricht, auch auf ein Zeigersignal anspricht, welches aus einem ausgewählten Satz von Bits in dem Syndromwort gebildet wird.
In bevorzugter Weise werden die Daten in einem logischen Datenfeld gespeichert, dessen Elemente aufeinanderfolgende binäre Adressen haben, wobei das Syndromwort direkt auf eine Fehlerstelle zeigt oder als ein Kein-Fehlersignal dient, wenn es gleich ist einer vorgewählten binären Adresse.
Die Erfindung verwendet ein vereinfachtes Dekodierschema, um einen einzelnen Fehler in einem Datenfeld zu korrigieren. Bei dem beschriebenen Ausführungsbeispiel ist das vereinfachte Dekodierschema an eine Schaltung angepaßt, die eine Vielzahl von Ausgängen besitzt, beispielsweise 8 Ausgänge, wobei jeder Ausgang die Daten von einer ausgewählten einen Spalte einer Vielzahl von Spalten einer Speicheranordnung wiedergibt. In diesem Fall wird das Syndromwort (oder der Fehlerkorrekturzeiger) aufgeteilt in einen Satz von Bits, welche den zu korrigierenden Ausgang auswählen, und in einen anderen Satz, der die Spalte mit dem zu korrigierenden Ausgang auswählt. Es sei darauf hingewiesen, daß eine Hamming-Code-Fehlerkorrekturschaltung selbst nicht zu einer solchen Aufteilung führt.
Zum besseren Verständnis der vorliegenden Erfindung und um zu zeigen, auf welche Weise die Erfindung zur Wirkung gebracht werden kann, wird im folgenden ein Beispiel unter Hinweis auf die Zeichnungen erläutert, in welchen zeigen:
Fig. 1 ein Beispiel der Anwendung des Dekodierschemas auf einen Probesatz von Daten;
Fig. 2 eine Gesamtansicht eines Ausführungsbeispiels nach der Erfindung;
Fig. 3 ein Ausführungsbeispiel einer untergeordneten Schaltung der Fig. 2; und
Fig. 4 ein Verfahren zum Korrigieren einer einzelnen Spalte.
Ein wichtiges Merkmal der vorliegenden Erfindung besteht in der Verwendung einer Fehlerkorrekturschaltung in einem integrierten Schaltungsspeicher, bei welchen das Ausgangsdatenfeld ein untergeordneter Satz des Datenfeldes ist, über welches eine Fehlerkorrektur angewendet wird. Die Funktion dieser Schaltung besteht darin, die Ausbeute des Chip durch Korrektur einer defekten Speicherzelle oder eines anderen Schaltkreises zu verbessern. Die Fehlerkorrekturschaltung funktioniert auch, um Soft-Fehler zu korrigieren. Die Verwendung eines großen Datenfeldes für die Fehlerkorrektur verglichen mit dem Ausgangsdatenfeld vermindert den Prozentsatz von Extrabits, die für eine Fehlerkorrektur benötigt werden.
Die wirtschaftlichen Vorteile der Anwendung dieser Annäherung der Ausbeuteverbesserung sind offensichtlich. Da die Fehlerkorrekturschaltung einen Fehler in jeder logischen Gruppe korrigieren kann wie beispielsweise in jeder Reihe, ist es im Prinzip möglich in jeder Reihe des Chips eine defekte Stelle zu haben und dennoch ein arbeitsfähiges Chip zu erhalten. Demgegenüber besitzen Schaltkreise, die redundante Reihen verwenden, um die Ausbeute zu verbessern, nur einen kleinen Bruchteil (wie beispielsweise 2%) der Reihen in Duplikatform.
Die vorliegende Erfindung wurde entwickelt im Laufe der Entwicklung eines großen integrierten Schaltungsspeichers. Erfindungen, die zusammen mit der vorliegenden Erfindung angewendet werden können, sind in den Patentanmeldungsveröffentlichungen EP-A-0 186 587 und EP-A-0 189 699, die auf die gleiche Anmelderin zurückgehen, offenbart.
Fig. 1 zeigt ein Beispiel eines Dekodierschemas, welches bei der vorliegenden Erfindung verwendet wird. Ein Satz von 16 angenommenen Eingangsdatenelementen, die ein Datenfeld an der oberen Reihe bilden, ist nahe dem unteren Ende der Figur mit D&sub0; bis D&sub1;&sub5; bezeichnet. Die hinsichtlich des D tiefgesetzten Zeichen bilden die binäre Wiedergabe dieser Zahl. Die binäre Zahl, die von 0000 in der rechten Spalte bis 1111 in der linken Spalte reicht, wird als Adresse des Datenelements bezeichnet und besitzt Adressenbits A&sub3; bis A&sub0;. Auf der rechten Seite befindet sich ein Satz von 4 Paritätsbits, P&sub3; bis P&sub0;, unterhalb welchen ein einzelnes Paritätsprüfbit P&sub4; vorhanden ist.
Unterhalb der Eingangsdaten befindet sich ein Satz von 4 Paritätsdatenfeldern, die die Datenelemente enthalten, die dazu verwendet werden, um die Elemente des Satzes von Paritätsbits (P&sub0; bis P&sub4;) zu formen. Es kann ersehen werden, daß ein Datenelement in das n'te Paritätsfeld gewählt wird, wenn das n'te Bit in der binären Adresse dieses Elements eine Eins ist. Dieses Auswählverfahren soll in der vorliegenden Anmeldung als Gruppierung in Zweierpotenzen bezeichnet werden. Ein äquivalentes Verfahren würde darin bestehen, die Datenelemente entsprechend den Nullen in der binären Adresse auszuwählen.
Auf der rechten Seite der Paritätsfelder befindet sich ein Satz von fünf Paritätsbits. Die vier Bits, die mit P&sub0; bis P&sub3; bezeichnet sind, wobei das Subskript die Potenz von 2 anzeigt, welche verwendet wurde, um die Datenelemente in dieses Paritätsfeld zu wählen, sind durch einfaches Zählen der Zahl von Einsen in seinem jeweiligen Paritätsfeld gebildet. Das Paritätsbit ist eine eins, wenn eine ungeradzahlige Zahl von Einsen in den Datenbits in dem Paritätsfeld vorhanden ist, und ist eine Null, wenn eine gerade Zahl von Einsen vorhanden ist. Das Bit P&sub4; ist ein Prüfbit hinsichtlich der Paritätsbits und wird gesetzt, um eine geradzahlige Anzahl von Einsen in dem Satz der Paritätsbits P&sub0;-P&sub4; zu erzeugen.
Unter dem Satz von Paritätsfeldern befindet sich ein angenommener Satz von Ausgangsbits, die einen Fehler in der Spalte D&sub1;&sub2; (oder 1100) enthalten. Auf der rechten Seite der Figur ist ein Vierbit-Syndromwort vorhanden (S&sub3; bis S&sub0;), welches dadurch gebildet ist, indem die gleiche Paritäts- Bestimmungsoperation an dem Satz vorgenommen wird, der die Ausgangsdaten enthält, welche in Paritätsfeldern gruppiert sind, zusammen mit den Paritätsbits, die dem Paritätsfeld entsprechen. Beispielsweise ist das Element 53 des Syndromworts gleich 1, da fünf Einsen (ungerade Zahl) in dem Satz der Elemente D&sub8; bis D&sub1;&sub5; vorhanden sind (Ausgangsdaten) und dem Element P&sub3;. Das Syndromwort ist gleich der binären Datenadresse des nicht richtigen Datenelements und die Datenelemente besitzen aufeinanderfolgende binäre Adressen. Dieses letztere Merkmal ist sehr hilfreich in Verbindung mit integrierten Schaltungsanordnungen, da dadurch das Problem der Dekodierung und der Führung der Drähte sehr viel einfacher wird als vergleichsweise im Falle, wenn ein Hamming- Code-Codierungsverfahren verwendet wird.
Es sei darauf hingewiesen, daß bei diesem Schema die Daten in der Spalte Null niemals getestet werden und somit ein Fehler in dieser Spalte nicht korrigiert werden kann. Dieses Merkmal stellt einen Nachteil dar verglichen mit dem Hamming-Codierungsverfahren, aber die Vorteile der Einfachheit des Layout, zusammen mit der Tatsache, daß die Schaltung dazu verwendet wird die Ausbeute primär zu verbessern, führen zu einem vorteilhaften Kompromiss.
Die Tatsache, daß diese Schaltung dazu verwendet wird die Ausbeute zu verbessern bedeutet, daß diejenigen Schaltkreise, die einen Fehler in dem ersten Bit des Datenfeldes auf weisen (oder was immer für ein Bit ungetestet belassen wird) einfach ausrangiert oder weggekratzt werden. Die verbleibenden Schaltkreise besitzen dann ein perfektes erstes Bit und höchstens einen tolerierbaren Fehler in den anderen Bits, die irgendein Datenfeld umfassen. Der Anteil der Schaltkreise, die bei diesem Verfahren weggekratzt werden, kann berechnet werden indem man beachtet, daß der Hauptteil des Bereiches in dem ROM in der Speichermatrix liegt, so daß ein Ausgang von N (bei diesem Beispiel ein Ausgang von 16) dieser Schaltkreise, die einen einzelnen Fehler haben, weggekratzt wird. In der Praxis ist das Fehlerkorrekturfeld typischerweise größer, wie beispielsweise 64 Bits, so daß sogar ein geringerer Prozentsatz weggekratzt werden muß.
Fig. 2 zeigt teilweise in bildlicher Form und teilweise in schematischer Form eine Fehlerkorrektur- und Dekodierschaltung, um die gleichen 16 Bits von Daten und die 5 Bits der Parität zu verarbeiten. Die Datenleitungen sind kollektiv durch eine Klammer 110 angezeigt und die Paritätsleitungen sind mit einer Klammer 120 angezeigt. Diese Leitungen können direkt von einer Speichermatrix kommen oder alternativ aus anderen Dekodier- und/oder Verstärkungsschritten resultieren. Nahe dem oberen Teil der Figur befindet sich ein Satz von Exklusiv-ODER-Schaltungen (auf den Leitungen 141), die durch einen Kreis mit einem X angegeben sind, wie dies durch das Bezugszeichen 115 angezeigt ist und in Fig. 3 veranschaulicht ist, wobei diese Schaltungen zusammen Paritätsprüfungen an einem Datenfeld vornehmen und dessen Paritätsbit, wie oben angegeben wurde. Der erste Wert der Prüfung auf den Leitungen 1, 3, 5 usw. und des Paritätsbits P&sub0; resultiert in dem Signal, welches als SO bezeichnet ist. Die zweiten, dritten und vierten Kombinationen der Schaltkreise gehorchen dem Schema, welches oben beschrieben wurde und zwar den Kombinationen von 2 oder Potenzen von 2 und führen zu den Signalen, die mit S1, S2 und S3 bezeichnet sind, die kollektiv das Syndromwort 151 bilden.
Es ist nützlich auf die Signale auf den Leitungen 141 hinzuweisen, da sie einen Satz von Zwischendaten-Paritätssignalen darstellen, die aus der Paritätsoperation gebildet werden und auch dem Ergebnis der Paritäts-Exklusiv-ODER- Schaltungsverknüpfung als ein Gegenstück-Paritätssignal, so daß also Syndrombits S&sub0; bis S&sub3; gebildet werden und zwar durch Kombinieren oder Verbinden des Zwischendaten-Paritätssignals, welches gezeigt ist, mit dem Gegenstück-Paritätssignal, welches gezeigt ist. Der letzte Wert der Exklusiv-ODER-Schaltkreise besteht aus einer Kombination von allen 5 der Paritätsbits, um das Signal S4 zu bilden, das, wenn es eine logische Eins ist, anzeigt, daß ein Fehler in einem der Paritätsbits P&sub0; bis P&sub4; vorhanden ist, nicht jedoch in den Daten. Es wird in diesem Schema auf unterschiedliche Weise verwendet verglichen mit dem Hamming- Codierungsschema. Bei dem Verfahren nach dem Stand der Technik werden alle 5 Paritätsbits, die zum Korrigieren eines 16-Bit Datenfeldes benötigt werden, dazu verwendet, um das Syndromwort zu formen. Wenn ein Fehler existiert, zeigt das Fünf-Bit Syndromwort zu der Fehlerstelle zum Zwecke der Korrektur.
Bei der vorliegenden Erfindung bedeutet ein Fehler in dem Paritätsbitsatz, daß keine Fehlerkorrektur ausgeführt werden kann da, wenn der angenommene einzelne Fehler sich in dem Paritätsbit anstelle in einem Datenbit befindet, das Syndromwort nicht zu einer gültigen Fehlerstelle zeigt. Das Signal S4 wird somit dazu verwendet die gesamte Fehlerkorrektur zu verhindern.
Die 16 Datenleitungen sind aufgeteilt in vier Gruppen von vier, wobei jede Gruppe zu einem Ausgang der vier Wählschaltungen hineinführt, die mit dem Bezugszeichen 130 versehen sind. Die gesamte Wählstufe ist mit 135 bezeichnet. Innerhalb dieser Schaltung werden vier Sätze von zwei Durchlaßtransistoren durch Eingangsgrößen gesteuert, welche die niedrigstwertigen zwei Bits der Adresse der Datenspalte sind. Bei einem etwas komplexeren Beispiel würden die Spaltenadressenbits in einem herkömmlichen Dekodierer dekodiert werden.
Ein wichtiger Punkt dieses Leitungsreduzierungsmerkmals besteht darin, daß ein Raum auf der integrierten Schaltung, der besetzt wurde von vier Datenleitungen, für das Dekodieren des Syndromwortes und invertieren irgendeines Fehlers, der vorhanden ist, zur Verfügung steht. Dies ist äußerst vorteilhaft und bequem, da die Schaltkreise mehr Raum beanspruchen als eine einzelne Datenleitung, so daß damit das, was man unter einem unangenehmen und schwierigen Layout- Problem versteht, sauber gelöst wird.
Als Ergebnis dieses einen Ausgangs von vier Wahlmöglichkeiten gibt es notwendigerweise vier logische unabhängige Datenfelder innerhalb der 16 Leitungen 110. Nur zu einem dieser Felder kann an irgendeiner gegebenen Speicherzelle Zugriff erreicht werden. Diese Trennung stellt ein weiteres vorteilhaftes Merkmal der Gesamtspeicherschaltung dar, von der die vorliegende Erfindung einen Teil ausmacht, da dadurch die Aufgabe der Korrektur eines Fehlers, nachdem das Syndromwort zu dem Fehler zeigt, vereinfacht wird.
In Fig. 2, rechts von den Wählschaltungen 135, dekodiert die Schaltung 150 teilweise das Syndromwort 151 und vergleicht die zwei niedrigsten Bits des Syndromwortes 151 mit den zwei niedrigsten Bits der Spaltenadresse. Die Funktion der Schaltung 150 besteht darin, ein Signal auf der Leitung 159 zu erzeugen, welche als Umkehrfreigabe bezeichnet wird und zwar aus noch weiter unten zu beschreibenden Gründen. Die Leitung 157 führt das Signal S&sub4;, welches dann, wenn es eine logische Eins ist, eine Fehlerkorrektur verhindert. Wenn das Signal S&sub4; eine logische Eins ist, ist ein Fehler in den Paritätsbits vorhanden. Da sich mit diesem Fehlerkorrekturschema nur ein Fehler handhaben läßt, kann in diesem Fall kein Datenfehler korrigiert werden. Wenn ein Schaltkreis einen einzigen Defekt in den Paritätszellen oder Leitungen hat, verhindert eine logische Eins auf der Leitung S&sub4;, daß irgendein gutes Datenbit invertiert wird. Dies wird dadurch erreicht, indem eine logische Eins-Eingangsgröße dem NOR Gatter 158 zugeführt wird, welcher eine logische Null auf der Umkehrfreigabe garantiert.
Wenn keine Fehler vorhanden sind, besteht das Syndromwort aus lauter Nullen, so daß damit auf eine Spalte Null gezeigt wird ob die Spalte Null nun einen Fehler hat oder nicht. Es sei angenommen, daß die Spalte Null richtig ist bzw. fehlerfrei ist, so daß Vorsorge getroffen werden muß zu verhindern, daß die Fehlerkorrekturschaltung Daten in der Spalte Null invertiert. Das NOR Gatter 156 empfängt alle vier Bits S&sub0; bis S&sub3; als Eingangsgrößen. Dessen Funktion besteht darin auf den binären Eingang (0000) anzusprechen, der Adresse der ersten Datenspalte und eine Fehlerkorrektur außer Bereitschaft zu setzen, wenn das Syndromwort auf die Spalte 0 zeigt.
Die Exklusiv-ODER Schaltung 152 vergleicht das niedrigstwertige Bit der Spaltenadresse (A&sub0;) mit demjenigen des Syndromwortes (S&sub0;). Auf ähnliche Weise vergleicht die Exklusiv-ODER Schaltung 154 A&sub1; und S&sub1;. Wenn beide Schaltungen 152 und 154 übereinstimmen, geben sie logische Nullen zu ihren jeweiligen Eingängen des NOR Gatters 158 ab. Wenn diese Bedingungen erfüllt sind und S&sub4; eine logische Null ist (was anzeigt, daß kein Fehler in den Paritätsbits vorhanden ist) und der Ausgang des NOR Gatters 156 Null ist (was anzeigt, daß das Syndromwort auf eine Spalte anders als die Spalte Null zeigt), dann empfängt das NOR Gatter 158 als Eingangsgrößen durchgehend oder überall logische Nullen. In diesem Fall besteht die Ausgangsgröße des NOR Gatters 158 aus einer logischen Eins, wodurch die Umkehrfreigabe in Bereitschaft gesetzt wird. Dadurch wird angezeigt, daß ein Fehler vorhanden ist, der Fehler ist nicht in den Paritätsbits vorhanden, sondern der Fehler ist in dem einen Ausgang der vier Sätze der Spalten vorhanden, die ausgewählt wurden durch die zwei niedrigstwertigen Adressenbits. Die logische Eins auf der Umkehrfreigabeleitung 159 erlaubt den Fehler durch die Schaltungsanordnung zu korrigieren, die im folgenden beschrieben werden soll. Ein sehr wichtiger Layout-Vorteil bei der vorliegenden Erfindung, der nicht bei dem herkömmlichen Hamming-Code möglich ist, besteht darin, daß eine einfache und regelmäßige Anordnung der Schaltungsanordnung in Silicium möglich ist, die für diesen Wählvorgang erforderlich ist. Ein einzelner Ausgang von acht oder eine andere Wahl kann ebenso einfach gehandhabt werden.
Die Schaltkreise, die kollektiv mit dem Bezugszeichen 160 bezeichnet sind und gleichrangig (on-pitch) mit den Wählschaltungen 130 gesetzt sind, bilden eine zweite Stufe für die Syndromwortdekodierung. In diesem Fall dient die Leitung 159, der Ausgang des NOR Gatters 158, als Eingangsgröße zu vier UND Gatter 162 und setzt den Dekodierungsvorgang in Bereitschaft, der durch die zwei hochwertigen Bits des Syndromwortes bewirkt wird. Wenn sich auf der Leitung 159 eine logische Eins befindet, ist ein Fehler vorhanden und dieser befindet sich in dem Satz der Bits, die durch die Auswählschaltung 135 hindurchgelaufen sind. Das Dekodieren der Bits S&sub2; und S&sub3; des Syndromwortes setzt den richtigen einen Ausgang der vier Schaltkreise 172 in Bereitschaft, der die Umkehrung ausführen muß. Es ergibt sich aus der Zeichnung eindeutig, daß die gleichen Vorteile eines regulären Layout auch hier erreicht werden, wie sie zuvor erläutert wurden. Insbesondere ist besonders vorteilhaft, daß das Syndromwort sauber in eine erste Gruppe von Bits auf gebrochen wird, die zu den Exklusiv-ODER Schaltungen 152, 154 usw. gelangen und in eine zweite Gruppe von Bits aufgebrochen wird, die in die UND Gatter 162 gelangen.
Die Fehlerumkehr der Schaltkreise 170 erfolgt geradeaus. Die Funktion der Exklusiv-ODER Schaltungen 172 besteht darin als eine geschaltete Umkehrstufe zu wirken, das heißt als eine Schaltung, die entweder die hereinkommenden Daten invertiert oder sie direkt durchläßt. Wenn auf einer der Steuerleitungen 163 eine logische Eins vorhanden ist, dann invertiert die entsprechende Schaltung 172 Daten von der Speicheranordnung. Wenn auf der Leitung 163 eine logische Null vorhanden ist, dann läßt die Schaltung 172 lediglich die Daten durch.
Die Layout-Vorteile unter Anwendung einer Fehlerkorrektur nehmen mit der Zunahme der Größe des Datenfeldes zu, da dann der Bereich, der von den Paritätsbits belegt wird, relativ kleiner wird. In einem speziellen Fall, der realisiert wurde, ist das Datenfeld 64 Bits lang, so daß also 6 Paritätsbits plus einem Paritäts-Prüfbit vorhanden sind. Wenn eine Hamming-Codierungslösung angewendet wird, würden 64 7 Bit Decodierer erforderlich sein, die auf die Paritätsbits ansprechen und es würden 64 Exklusiv-ODER Schaltungen erforderlich sein, um die Umkehr durchzuführen. Wenn aber der Gegenstand der vorliegenden Erfindung realisiert bzw. angewendet wird und zwar mit einem 8-Bit-Ausgang, werden 8 Exklusiv-ODER-Schaltungen in den Schaltkreisen 170, 8 4-Eingang UND Gatter in den Schaltkreisen 160 und 3 Exklusiv-ODER Gatter in den Schaltkreisen 152 usw. und ein 5-Eingang NOR Gatter 158 und ein 6-Eingang NOR Gatter 156 in dem Schaltkreis 150 benötigt. Die Verbesserung im Layout-Vorteil ist für den Fachmann unmittelbar zu ersehen.
Gemäß Fig. 3 ist ein Exklusiv-ODER Symbol eines X in einem Kreis, welches in Fig. 2 verwendet wurde, veranschaulicht. Die N'te Spaltenleitung 180 wird gekreuzt durch eine der horizontalen Leitungen, die als eine der Bits des Syndromworts austritt. Die Exklusiv-ODER Schaltung 184 verbindet ein Signal, welches von links hereinkommt, mit einem Signal, welches von der vertikalen Leitung hereinkommt, um ein Signal zu erzeugen, das rechts auf der Leitung 182' zur nächsten Stufe vorhanden ist. Die Schaltung 184 ist herkömmlich aufgebaut.
Bei dem veranschaulichten Ausführungsbeispiel waren die Systembetrachtungen für einen Speicher derart, daß bevorzugt wurde Schaltkreise abzukratzen, in welchen die Spalte, die von der Fehlerkorrekturschaltung ausgeschlossen ist, defekt war. In anderen Systemen kann der Kompromiss unterschiedlich sein. In diesem Fall kann irgendeine Zahl von Hilfs-Fehlerkorrektureinrichtungen verwendet werden, um die Spalte D&sub0; getrennt zu korrigieren. In Fig. 4 besteht die Schaltung 210 aus einer Geradeaus-Majoritätsregel (majority -rule) Schaltung, die eine Eingangsspalte D&sub0; und Hilfsspalten D&sub0;' und D&sub0;t'' besitzt, die mit den gleichen Daten wie D&sub0; programmiert sind. Der Zweck dieser Schaltung besteht darin eine Abstimmung oder Wahl zwischen drei Eingangsgrößen zu treffen und um den Wert aus zugeben, der von der Majorität getragen wird. Die Eingangsgrößen werden in Paaren in drei UND Schaltungen 212 kombiniert. Wenigstens eine dieser Schaltungen erzeugt eine logische Eins-Ausgangsgröße, wenn irgendwelche zwei der Eingangsgrößen logische Einsen sind. Die ODER Schaltung 214 erzeugt eine logische Eins-Ausgangsgröße, wenn zwei oder mehr der drei Eingangsgrößen D&sub0;, D&sub0;' oder D&sub0;'' eine logische Eins sind. Somit stimmt die Ausgangsgröße 215 des ODER Gatters 214 mit der Majorität überein, wenn der wahre Wert der Daten eine logische Eins ist. Wenn alle drei Eingangsgrößen logische Nullen sind, sind auch die Ausgangsgrößen der UND Gatter 212 und des ODER Gatters 214 alle Null. Wenn nur eine Eingangsgröße unrichtig bei einer logischen Eins liegt, ist der Ausgang der UND- und ODER Gatter noch eine logische Null, so daß der Ausgang 215 eine Null ist. Die Ausgangsgröße ist daher richtig für einen einzelnen Fehler unter drei Eingangsgrößen D&sub0;, D&sub0;' und D&sub0;''. Der Fachmann ist hierbei unmittelbar in der Lage äquivalente Ausführungsbeispiele des Schemas nach Fig. 4 aufzubauen.

Claims

1. Integrierte Fehlerkorrekturschaltung zum Korrigieren von bis zu einem Fehler in einem Datenfeld, welches von M Datensignalen (D&sub0;...D&sub1;&sub5;) auf einem Satz von Datenleitungen (110) getragen ist, die in einer ersten Zone einer integrierten Schaltung angeordnet sind, wobei jeder Satz der Datenleitungen eine binäre Datenadresse (A&sub0;, A&sub1;, A&sub2;, A&sub3;) mit K - 1 Bits besitzt, die repräsentativ für die Stelle dieser Datenleitung innerhalb des Satzes der Datenleitungen ist,

wobei die Schaltung ferner einen Satz von Paritätsleitungen (120) aufweist, die einen Satz von K - 1 Paritätssignalen (P&sub3;-P&sub0;) führen, wobei jedes Paritätssignal ein jeweiliges Paritätsfeld wiedergibt und aus einem Satz von Eingangsdatensignale gebildet ist, wobei jedes Paritätsfeld Zwischendaten-Paritätssignale enthält, die aus dem Satz der Eingangsdatensignale derart ausgewählt sind, daß ein Datensignal in das i'te Paritätsfeld gewählt wird, wenn das i'te Bit der Binäradresse dieses Datensignals einen vorbestimmten logischen Wert (eins oder null) hat und wobei jedes Paritätssignal durch Zählen der Zahl der Zwischendaten- Paritätssignale erzeugt wird, die in das Paritätsfeld gewählt wurden und einen vorbestimmten logischen Wert (eins oder null) haben,

mit einer Paritätseinrichtung zum Erzeugen eines Paritäts- Prüfbits abhängig von lediglich den Paritätssignalen und zum Erzeugen der Bits (S&sub3; bis S&sub0;) eines binären Syndromwortes (151) mit K - 1 Bits durch Formen für jedes Bit des Syndromwortes (151) eines Syndrombiterzeugungsfeldes, welches eines der Paritäts-Prüfbits und dessen zugeordnetes Paritätsfeld enthält und durch Zählen der Zahl der Bits in dem Syndrombiterzeugungsfeld, die einen vorbestimmten logischen Wert (eins oder null) haben, und mit einer Einrichtung (170) zum Korrigieren eines einzelnen Datensignals, das bei einer binären Fehleradresse gelegen ist, welche durch die Inhalte des Syndromwortes spezifiziert ist, wobei die Korrektureinrichtung (170) immer dann verhindert wird, wenn das Paritätsprüfbit einen Fehler in den Paritätssignalen anzeigt, und welche auf eine bestimmte eine der binären Datenadressen anspricht, um die Fehlerkorrekturoperation zu verhindern.

2. Integrierte Fehlerkorrekturschaltung nach Anspruch 1, bei der K die kleinste ganze Zahl ist, welche die Gleichung 2K ≤ M + K + 1 befriedigt, wobei der Satz der Paritätsleitungen in einer zweiten Zone der integrierten Schaltung angeordnet ist, so daß die Paritätsleitungen und die Datenleitungen nicht vermischt sind.

3. Integrierte Fehlerkorrekturschaltung nach Anspruch 1 oder 2, bei der der Satz der Datenleitungen sequentielle binäre Datenadressen aufweist und bei der die Paritätseinrichtung Mittel enthält, um die Zwischendaten-Paritätssignale durch Gruppieren der Datensignale in Potenzen von 2 auszuwählen.

4. Integrierte Fehlerkorrekturschaltung nach Anspruch 1, 2 oder 3, bei der M = 2K - 1.

5. Integrierte Fehlerkorrekturschaltung nach Anspruch 1, 2, 3 oder 4, in der das Syndromwort gleich ist einer binären Datenadresse einer Größe kleiner als oder gleich M.

6. Integrierte Fehlerkorrekturschaltung nach einem der vorhergehenden Ansprüche,

mit einer ersten Syndromdekodiereinrichtung (150) zum Vergleichen eines ersten ausgewählten untergeordneten Satzes von angrenzenden oder benachbarten Bits des genannten Syndromwortes mit einem Gegenstück-untergeordneten Satz von Feld-Identifikationsbits, welche einen untergeordneten Satz des Datenfeldes definieren und daraus ein Fehlerkorrektur- Freigabesignal erzeugen.

7. Integrierte Fehlerkorrekturschaltung nach Anspruch 5, bei welcher die erste Syndromdekodiereinrichtung (150) das Paritätsprüfbit (P&sub4;) mit anderen Signalen kombiniert oder verbindet, um eine Fehlerkorrektur zu verhindern, wenn das Paritätsprüfbit einen Fehler in den Paritätssignalen anzeigt.

8. Integrierte Fehlerkorrekturschaltung nach Anspruch 6, mit einer zweiten Syndromdekodiereinrichtung (160) zum Dekodieren eines zweiten ausgewählten untergeordneten Satzes von benachbarten Bits aus dem genannten Syndromwort und zum Verbinden oder Kombinieren des zweiten untergeordneten Satzes von Bits mit dem Fehlerkorrektur-Freigabesignal, um eine ausgewählte eines Satzes von Daten Umkehrschaltungen zu steuern.

9. Verfahren zum Korrigieren von bis zu einem Fehler in einem Datenfeld, welches durch M-Datensignale (D&sub0;...D&sub1;&sub5;) auf einem Satz von Datenleitungen (110) getragen ist, welche in einer ersten Zone einer integrierten Schaltung angeordnet sind, wobei jeder Satz der Datenleitungen eine binäre Datenadresse (A&sub0;, A&sub1;, A&sub2;, A&sub3;) mit K - 1 Bits aufweist, welche repräsentativ für die Stelle derjenigen Datenleitung innerhalb des Satzes der Datenleitungen ist, wobei die Schaltung einen Satz von Paritätsleitungen (120) aufweist, die einen Satz von K - 1 Paritätssignalen (P&sub3;-P&sub0;) führen, wobei jedes Paritätssignal ein entsprechendes Paritätsfeld wiedergibt und aus einem Satz von Eingangsdatensignalen gebildet ist, mit folgenden Verfahrensschritten:

Auswählen von Zwischendaten-Paritätssignalen aus dem Satz der Eingangsdatensignale in jedes Paritätsfeld derart, daß ein Datensignal in das i'te Paritätsfeld gewählt wird, wenn das i'te Bit der Binäradresse dieses Datensignals einen vorbestimmten logischen Wert (eins oder null) hat und Erzeugen jedes Paritätssignals durch Zählen der Zahl der Zwischendaten-Paritätssignale, die in das Paritätsfeld gewählt wurden und einen vorbestimmten logischen Wert (eins oder null) haben,

Erzeugen eines Paritäts-Prüfbits abhängig von lediglich den Paritätssignalen,

Erzeugen der Bits (50-53) eines binären Syndromwortes (151) mit K - 1 Bits indem für jedes Bit des Syndromwortes (151) ein Syndrombit-Erzeugungsfeld gebildet wird, welches eines der Paritäts-Prüfbits enthält und dessen zugeordnetes Paritätsfeld und indem die Zahl der Bits in dem Syndrombit- Erzeugungsfeld gezählt wird, die einen vorbestimmten logischen Wert (eins oder null) haben, und

Korrigieren eines einzelnen Datensignals, welches bei einer binären Fehleradresse gelegen ist, die durch die Inhalte des Syndromworts spezifiziert ist, wobei die Korrektureinrichtung (170) immer dann verhindert oder gesperrt wird, wenn das Paritäts-Prüfbit einen Fehler in den Paritätssignalen anzeigt, und auf eine vorbestimmte eine der Binärdatenadressen anspricht, um eine Fehlerkorrekturoperation zu verhindern.

10. Verfahren nach Anspruch 9, bei dem K die kleinste ganze Zahl ist, welche die Gleichung 2K ≤ M + K + 1 befriedigt.

11. Verfahren nach Anspruch 9 oder 10, bei dem die Datenleitungen aufeinanderfolgende binäre Adressen aufweisen und bei dem die Zwischendaten-Paritätssignale dadurch ausgewählt werden, indem die Datensignale in Potenzen von 2 gruppiert werden.