DE3587062T2

DE3587062T2 - Seriell angeschlossenes videoanpassungsgeraet.

Info

Publication number: DE3587062T2
Application number: DE8585113094T
Authority: DE
Inventors: Landers, Jr
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1984-11-19
Filing date: 1985-10-15
Publication date: 1993-08-12
Anticipated expiration: 2005-10-16
Also published as: DE3587062D1; EP0182097A2; JPS61125665A; EP0182097B1; US4959773A; JPH0419569B2; EP0182097A3

Description

Die vorliegende Erfindung bezieht sich auf Schnittstellenschaltungsanordnungen im allgemeinen und, noch spezieller, auf Schnittstellenschaltungsanordnungen, die E/A-Einrichtungen an Datenverarbeitungssysteme anschließen.
Um eine Nachrichtenübertragung zwischen einem Datenverarbeitungssystem und E/A-Datenstationen zu schaffen, wurde entweder ein paralleles oder ein serielles Übertragungsnetzwerk verwendet. Derartige E/A-Datenstationen können Anzeigen, Tastaturen, Scanner usw. umfassen. Die meisten Datenverarbeitungssysteme und verknüpften E/A-Datenstationen unterscheiden sich in ihren Ausführungsformen und/oder Arbeitsweisen. Um ein irgendwie standardisiertes Übertragungsnetzwerk zu schaffen, wird oft ein Adapter verwendet, um Daten und andere Informationen von dem Übertragungsnetzwerk zu erfassen und/oder an es abzugeben.
Im Fall eines parallelen Übertragungsnetzwerks wird der Adapter mit einem parallelen Datenbus verbunden. Wenn die E/A-Datenstation eine Anzeigeeinheit ist, werden die Daten während einer nicht-aktualisierten Periode (typischerweise während des horizontalen und/oder vertikalen Strahlrücklaufs) aus einem Anzeige-Schreib-Lese-Speicher (RAM) gelesen oder hineingeschrieben. Da dies bezüglich der Buszeit ein asynchroner Vorgang ist, führt eine Lese/Schreib- (R/W) Steuerlogik die Synchronisation durch, die notwendig ist, um Daten während einer Anzeigeunterdrückungs- Periode in den RAM hinein oder aus ihm heraus zu bekommen. Obwohl diese Technik für den ihr zugedachten Zweck gut arbeitet, hat sie mehrere Nachteile einschließlich der Tatsache, daß ein Mehrleiterdatenbus benötigt wird. Derartige Mehrleiterdatenbusse sind gewöhnlich teuer. Außerdem muß das Hauptteil oder der Systemmikroprozessor, der die Daten in den Multiplexerbus einordnet, auf den Adapter warten oder wird durch ihn unterbrochen.
Im Fall eines seriellen Übertragungsnetzwerks wird eine Schaltung zur Datenformatwandlung, die jeder Datenstation zugeordnet ist, an dem parallelen Datenverarbeitungssystem angeordnet, um parallele Daten in serielle Daten umzuwandeln und die seriellen Daten über ein Leitungspaar, welches zu jeder Datenstation führt, zu übertragen. In den meisten Systemen werden zwei zusätzliche Leitungen verwendet, um die seriellen Daten von den Datenstationen zu dem Datenverarbeitungssystem zu bringen. Die seriellen Daten werden an eine andere Schaltung zur Datenformatwandlung geliefert, welche die seriellen Daten in parallele Daten umwandelt. In dieser Anordnung werden in dem zentralen Datenverarbeitungssystem mindestens zwei Schaltungen zur Datenformatwandlung benötigt.
In einer Verbesserung, die auf die Reduzierung der Anzahl der Komponenten der dem Stand der Technik gemäßen Schaltung gerichtet ist, beschreibt die US-Patentschrift 4,377,848 eine Datenverteilungsschnittstelle, in welcher eine einzige Schaltung zur Datenformatwandlung in dem Datenverarbeitungssystem verwendet wird, um die Umwandlung parallel zu seriell und umgekehrt zu bewirken.
EP-A-0105725 beschreibt eine Anzeigeeinheit, in der Daten zum Zurückschreiben eines Bildspeichers, in einem Arbeitsspeicher vorbereitet werden und die Daten zu dem Bildspeicher übertragen werden, wobei die vertikale Dunkeltastungsperiode des auf dem Bildschirm anzuzeigenden Bildes ausgenutzt wird. Wenn die zu übertragende Datenmenge groß ist, wird die Datenübertragung über die vertikale Dunkeltastungsperiode hinaus fortgesetzt. Während der Datenübertragung wird die Anzeige auf dem Bildschirm gesperrt.
Es ist daher die allgemeine Aufgabe der vorliegenden Erfindung, eine effizientere Schnittstellen-Schaltung zum Anschließen einer E/A-Einrichtung an eine serielle Nachrichtenverbindung zu liefern.
Die Schnittstellen-Schaltung umfaßt einen Mikroprozessor, der seinen eigenen Serializer/Deserializer aufweist. Die Daten werden von einem Hauptprozessor über die serielle Nachrichtenverbindung empfangen und in den Arbeitsspeicherbereich des Mikroprozessors eingetragen. Wenn die serielle Nachricht empfangen wurde, bearbeitet der lokale Prozessor die Daten und trägt sie an derselben Adresse ein, an der sie wären, wenn sie in dem Aktualisierungsspeicher einer Anzeige wären. Zu einer vorher zugewiesenen Zeit (vorzugsweise die vertikale Rücklaufzeit) wird der Adreßbus des Mikroprozessors in den Adreßbus des Aktualisierungsspeichers geschaltet. Der Mikroprozessor führt dann einen "Lese"-Befehl in seinem eigenen Arbeitsspeicherbereich aus, aber an einer Adresse, die mit der Adresse in dem Aktualisierungsspeicher identisch ist, die dadurch mit der im Arbeitsspeicher des Mikroprozessor gespeicherten Daten aktualisiert wird. Der Arbeitsspeicherbereich des Prozessors wird in einen "Lese-"Modus gesetzt, während der Aktualisierungsspeicher in den "Schreib-"Modus gesetzt wird. Der Datenbus des Prozessors wird in den Datenbus des Aktualisierungsspeichers geschaltet. Als ein Ergebnis werden die Daten, die aus dem Arbeitsspeicherbereich des Prozessors gelesen werden, zu dem Aktualisierungs-RAM übertragen, um den darin befindlichen Inhalt zu aktualisieren. Ähnlich kann ein einzelner "Lese-Befehl" zum Übertragen von Daten von dem Aktualisierungs-RAM in den Mikroprozessor-RAM verwendet werden.
Fig. 1 zeigt ein Blockdiagramm eines Rechnersystems, das die Lehren der vorliegenden Erfindung verkörpert.
Fig. 2 zeigt ein Blockdiagramm der Erfindung gemäß den Lehren der vorliegenden Erfindung.
Fig. 3 zeigt die Einzelheiten für eine Schreib/Lese-Steuerschaltung.
Fig. 4 zeigt ein Flußdiagramm zur Programmierung des Mikroprozessors des Adapters.
Fig. 5 zeigt eine Wahrheitstafel für die Schreib/Lese-Steuerschaltung.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Fig. 1 zeigt ein verteilendes Rechnersystem, wobei der Adapter der vorliegenden Erfindung verwendet werden kann. Das verteilende Rechnersystem umfaßt einen Hauptmikroprozessor, gekennzeichnet durch Nummer 10. Eine Vielzahl von seriellen Hochgeschwindigkeitsnachrichtenverbindungen, durch die Nummern 12, 14 und 16 gekennzeichnet, verbinden den Hauptprozessor 10 wechselseitig mit einer Vielzahl von Adaptern, durch die Nummern 18, 20 und 22 gekennzeichnet. Jeder Adapter wiederum verbindet wechselseitig eine E/A-Einrichtung (nicht gezeigt) mit der Hochgeschwindigkeitsdatenverbindung. Beispielsweise kann der Adapter 22 zum Anschließen eines Druckers an den Hauptprozessor verwendet werden. Ebenso kann der Adapter 20 zum Anschließen einer Tastatur (KYBD) an den Hauptprozessor verwendet werden. Schließlich kann der Adapter 18 zum Anschließen der Videoanzeigeeinrichtung an den Hauptprozessor verwendet werden.
In einer typischen Installation, wie sie in einem Speicher gefunden werden kann, werden die Daten durch die E/A-Einrichtungen gesammelt, durch die entsprechenden Adapter verarbeitet und über die serielle Datenverbindung zu dem Hauptprozessor übertragen. Ebenso werden die Daten für eine spezielle Einrichtung über die Datenverbindung über den Adapter zu der entsprechenden E/A-Einrichtung übertragen.
Obwohl die vorliegende Erfindung in anderen Umgebungen verwendet werden kann, arbeitet sie gut beim Anschließen einer Videoanzeigeeinrichtung an den Hauptprozessor von Fig. 1 und als solche wird sie in dieser Umgebung beschrieben.
Fig. 2 zeigt ein Blockdiagramm des Adapters gemäß der Lehre der vorliegenden Erfindung. Der Adapter umfaßt eine Mikroprozessoreinheit (MPU), gekennzeichnet durch die Nummer 24. Die Mikroprozessoreinheit ist die Hauptsteuereinheit für den Adapter. Zu diesem Zweck wird der E/A-Anschluß des Adapters an die serielle E/A-Verbindung gekoppelt. Der Mikroprozessor umfaßt weiterhin - einen Serializer/Deserializer (nicht gezeigt), der serielle Daten von der seriellen E/A-Verbindung annimmt, sie in parallele Daten umwandelt und auf dem MPU-Datenbus 26 ausgibt. Weiterhin ist der Mikroprozessor so programmiert, daß er ein "MPU zu Anzeige" genanntes Steuersignal an einem seiner Ausgangs-Anschlüsse erzeugt. In Fig. 2 wird das Signal erzeugt und an Anschluß (P1.1) geliefert. Selbstverständlich könnte das Signal auch an irgendeinem anderen Ausgangsanschluß angeordnet werden. Wie nachfolgend erklärt wird, besteht die Funktion dieses Signals darin, die durch Nummer 28 gekennzeichnete Schreib/Lese-Steuerschaltung zu benachrichtigen (Einzelheiten werden später gegeben), die notwendigen Steuersignale zu erzeugen, die die in dem als MPU RAM 30 gekennzeichneten Speicherbereich gespeicherten Daten freigeben, um sie in das zweite, als Anzeige- oder Aktualisierungs-RAM 32 gekennzeichnete, Speichermittel zu übertragen. Das MPU-zu-Anzeige-Signal wird über den Leiter 34 der Schreib/- Lese-Steuerschaltung zugeführt. Entsprechend wird ein als "Anzeige zu MPU" gekennzeichnetes Signal durch die Mikroprozessoreinheit erzeugt und an Anschluß (P1.2) ausgegeben. Die Funktion dieses Signals besteht darin, die Schreib/Lese-Steuerschaltung zu benachrichtigen, die passenden Signale zu erzeugen, welche es ermöglichen, daß Daten vom Anzeige-RAM 32 in den MPU-RAM 30 fließen. Das Anzeige-zu-MPU-Signal wird über den Leiter 36 in die Schreib/Lese-Steuerschaltung 28 geleitet. MPU 24 erzeugt außerdem ein Schreib-Signal (WR) und ein Lese-Signal (RD) und gibt sie aus. Die Lese- und Schreib-Signale werden über die Leiter 40 bzw. 42 in die Schreib/Lese-Steuerlogikschaltung geleitet. Wie nachfolgend erklärt wird, ist, wenn MPU 24 einen "Lesebefehl" ausführt und der ausgewählte RAM im Lesemodus ist, der andere RAM im Schreib-Modus, und die Information, die von einer speziellen Adresse von dem RAM gelesen wird, der im Lesemodus ist, wird in die identische Adresse in den RAM geschrieben, der im Schreibmodus ist.
MPU 24 liefert weiterhin ein Adressenzwischenspeicherfreigabe- (ALE) Signal, welches über den Leiter 44 in den Zwischenspeicher 46 geleitet wird. Wenn das ALE-Signal aktiv ist, wird das niederwertige Byte der Adresse, die an Anschluß 0 erzeugt wurde und über den MPU-Datenbus 46 geleitet wird, im Zwischenspeicher 46 gespeichert. Es sollte bemerkt werden, daß, obwohl die in Fig. 2 gezeigten Steuersignale von benannten Anschlüsse des Mikroprozessors entnommen werden, dies nicht als eine Begrenzung im Rahmen der vorliegenden Erfindung aufgefaßt werden sollte, da die Anschlüsse auswechselbar sind und andere Anschlüsse verwendet werden können, um die Signale zu liefern, die zum Steuern dieses Adapter verwendet werden. Außerdem kann irgendeine Sammlung von Logiken einschließlich irgendeines Standardmikroprozessors, jedoch nicht darauf beschränkt, der zur Gerätesteuerung hergestellt wurde, zum Ersetzen von MPU 24 verwendet werden. In der bevorzugten Ausführung dieser Erfindung ist die Mikroprozessoreinheit 24 ein 8051 8-Bit-Mikrocomputer, hergestellt von der Intel Corporation. Arbeitsweise und Aufbau dieses Mikrocomputers werden in der Intel-beschreibenden Literatur beschrieben und als solche Details des Mikroprozessors hier nicht gegeben. Außerdem umfaßt der Zwischenspeicher 46 8 Zwischenspeicher oder 8 Flip- Flops in einem einzelnen Gehäuse, hergestellt von Texas Instruments, Inc. unter der Katalog-Nummer 74LS373. Die elektrischen Einzelheiten und Merkmale dieses Zwischenspeichermittels werden in der von Texas Instruments gelieferten Literatur vollständig beschrieben, diese kann für detaillierte Informationen bezüglich Arbeitsweise und Aufbau dieser Bauelemente zu Rate gezogen werden.
Weiterhin bezogen auf Fig. 2 ist der Datenbus 26 an den Zwischenspeicher 46 angeschlossen, die Kathodenstrahlröhrensteuerung (CRTC) 50, MPU-RAM 30 und den Sender-Empfänger (XCVR) 52. Die CRT-Steuerung 50 stellt die Schnittstelle zwischen MPU 24 und einem Rasterbildschirm CRT dar. Dies ist ein Standardbaustein und Einzelheiten des Aufbaus und der elektrischen Schaltung werden hier nicht gegeben. Es möge genügen zu sagen, daß in der bevorzugten Ausführung dieser Erfindung die MC6845 CRT- Steuerung, hergestellt von Motorola, verwendet wurde. Einzelheiten dieser CRT-Steuerung können aus der Motorola-Literatur erhalten werden. Der CRTC-Adreßbus (57) ist an den Multiplexer (MVX) 54 angeschlossen. Außerdem wird ein Zeichenscheiben-Adreßbus (56) in den Zeichengenerator-Nur-Lese-Speicher (ROM) 58 eingeführt. Die Funktion des Signals im Bus 56 besteht darin, die Adresse an die spezielle horizontale Scheibe des anzuzeigenden Zeichens an den Zeichengenerator-ROM (58) zu liefern. Die Kombination der von CRTC (50) generierten Zeichenscheiben-Adresse und dem von dem Anzeige-RAM (32) generierten Zeichen selbst liefert an den Zeichengenerator-ROM (58) eine Adresse, die auf die spezielle Scheibe eines speziellen Zeichens gerichtet ist. Dieser Scheibenausgang vom Zeichengenerator-ROM (58) wird an das Schieberegister (66) angelegt, welches es in einen seriellen D- atenstrom (Video, 67) umwandelt, der zum Ein- und Ausschalten des Strahles auf einem RASTERbildschirm CRT verwendet wird.
Durch den Taktgeber 60 werden Taktimpulse erzeugt und über den Leiter 62 zu CRTC 50 und über den Leiter 64 zum Schieberegister 66 geleitet.
Noch bezogen auf Fig. 2 wird der MPU-Adreßbus 48 durch das Multiplexermittel 54 an den Anzeige-RAM-Adreßbus 68 gekoppelt. Ein "Auswählen" genanntes und durch Nummer 100 gekennzeichnetes Signal wird von der Schreib/Lese-Steuerlogikschaltung 28 in den Multiplexer 54 geleitet. Die Funktion des Multiplexers 54 besteht darin, auszuwählen, welcher Adreßbus an den Anzeige-RAM- Adreßbus 68 angelegt wird. Das "Auswählen"-Signal (106) wird verwendet, um zu bestimmen, welche Quelle des Multiplexers (54) die Adressen woher verwendet. In einem Zustand wird der CRTC- Adreßbus (57) ausgewählt, während in dem anderen Zustand der MPU-Adreßbus (48) ausgewählt wird.
In der bevorzugten Ausführung dieser Erfindung werden 3 von Texas Instruments hergestellte und durch die Herstellernummer SN74LS157 gekennzeichnete Multiplexer hintereinander angeschlossen verwendet. Selbstverständlich können andere Multiplexerkonfigurationen verwenden werden.
Der Anzeige-RAM-Adreßbus 68 verbindet den Anzeige-RAM 32 mit dem Multiplexer 54. Außerdem koppelt der RAM-Datenbus 70 den Anzeige-RAM 32 mit dem Zeichengenerator-ROM 58. Der Sender-Empfänger 52 koppelt den Anzeige-RAM-Datenbus 68 in den MPU-Datenbus 26. Der Sender-Empfänger 52 ist ein Standardbauelement, deren Funktion darin besteht, zwischen den Datenbussen eine asynchrone Zwei-Wege-Übertragung zu gestatten. Diese Einrichtung gestattet den Daten, von dem Anzeige-RAM-Datenbus 70 zu dem MPU-Datenbus 26 und umgekehrt zu fließen. In der bevorzugten Ausführung dieser Erfindung wurde der von Texas Instruments hergestellte Transceiver 74LS245 verwendet.
Noch bezogen auf Fig. 2 werden die Steuersignale, die die obengenannten Komponenten freigeben, so daß Daten vom Anzeige-RAM 32 in dem MPU-RAM 30 oder vom MPU-RAM 30 in den Anzeige-RAM 32 fließen, von dem Schreib/Lese-Steuerlogikschaltungsmittel 28 erzeugt. Die Steuerlogikschaltung wird durch Lese-, Schreib-, MPU- zu-Anzeige- oder Anzeige-zu-MPU-Steuersignale aktiviert, welche von MPU 24 erzeugt werden und über die Leiter 42, 40, 34 bzw. 38 in die Schreib/Lese-Steuerlogikschaltung 28 geleitet werden. Das Schreib/Lese-Steuerlogigschaltungsmittel 28 verarbeitet die Eingangssignale und erzeugt daraus ein Anzeige-RAM-Lese-Signal (OE), ein Anzeige-RAM-Schreib-Signal (WE), ein MPU-RAM-Lese-Signal (OE), ein MPU-RAM-Schreib-Signal (WE), ein XCVR-Freigabe- Signal, ein XCVR-Richtungs-Signal und ein MUX-Auswahl-Signal. Jedes dieser Signale wird über geeignete Leiter in XCVR 52, MPU- RAM 30, Anzeige-RAM 32 und MUX 54 geleitet. Zum Beispiel wird das MUX-Auswahl-Signal am Leiter 106 erzeugt, das XCVR-Richtungs-Signal am Leiter 108, das XCVR-Freigabe-Signal am Leiter 110, das MPU-RAM-OE-Signal am Leiter 112, das MPU-RAM-WE-Signal am Leiter 114, das Anzeige-RAM-OE-Signal am Leiter 116 und das Anzeige-RAM-WE-Signal am Leiter 118.
Fig. 3 zeigt die Einzelheiten des Schreib/Lese-Steuerlogikschaltungsmittels 28. Die Schaltung umfaßt ein Paar logischer NAND- Schaltungsblöcke, gekennzeichnet durch die Nummern 70 bzw. 72. Das Lese-Signal vom MPU wird in einen Eingang des NAND-Blocks 70 geleitet, während das Signal an dem anderen Eingang des NAND- Blocks 70 der Ausgang vom NOR-Block 74 über den Inverter 76 ist. Der Ausgang vom NAND-Block 70 wird über den Leiter 78 in den NOR-Block 80 geleitet. Der andere Eingang des NOR-Blocks 80 wird vom NAND-Block 84 geleitet, der NAND-Block 84 ist ein Zwei-Wege-NAND-Block, der durch das Lese-Signal und das MPU-zu-Anzeige-Signal vom MPU versorgt wird. Desgleichen ist der NAND-Block 86 ein Zwei-Wege-NAND-Block, welcher durch das Lese-Signal und das Anzeige-zu-MPU-Signal vom MPU versorgt wird. Der Ausgang vom NOR-Block 80 ist ein Lese-Signal, welches als MPU RAM OE gekennzeichnet ist. Das Schreib-Signal zum MPU-RAM (MPU RAM WE) wird vom NOR-Block 82 ausgegeben. Der Eingang des NOR-Blocks 82 ist mit dem Ausgang der NAND-Blöcke 72 bzw. 86 verbunden. Der NAND-Block 72 ist ein Zwei-Wege-NAND-Block, der durch das Schreib-Signal und den Ausgang vom NOR-Block 74 über den Inverter 76 versorgt wird.
Die Ausgangsfreigabe zum XCVR wird vom NAND-Block 88 erzeugt. Die Ausgänge von den NAND-Blöcken 84 bzw. 86 werden in den NAND- Block 88 eingeleitet. Das Signal Leitung-Wählen zum Multiplexer wird vom NOR-Block 74 erzeugt. Die Eingangssignale des NOR- Blocks 74 werden aus den Anzeige-zu-MPU- und den MPU-zu-Anzeige-Signalen gebildet.
Das Lese-Signal zu dem RAM, gekennzeichnet als Anzeige RAM OE (Lesen), wird durch die NAND-Blöcke 90, 92 und den NOR-Block 94 erzeugt. Die Eingänge der NAND-Blöcke 90 und 92 sind das Lese- Signale, das Anzeige-zu-MPU-Signal und das MPU-zu-Anzeige-Signal. Die Ausgänge von den NAND-Blöcken 90 und 92 werden über entsprechende Leiter zum NOR-Block 94 geleitet.
Schließlich wird das Schreib-Signal zum Anzeige-RAM, in Fig. 3 als Anzeige RAM WE (Schreiben) gekennzeichnet, vom NAND-Block 96 ausgegeben. Die Eingänge des NAND-Blocks 96 werden von dem Anzeige-zu-MPU-Signal und dem Lese-Signal versorgt.
Fig. 4 zeigt ein Flußdiagramm zur Programmierung der 8051-MPU, so daß eine Kopie der Informationen in dem MPU-RAM zu dem Anzeige-RAM übertragen werden kann. Es sollte bemerkt werden, daß für eine Übertragung einer Kopie der Informationen in dem MPU-RAM in den Anzeige-RAM P1.2 (Fig. 2) gesetzt sein sollte und eher als P1.1 gelöscht werden sollte. Außerdem bestehen die Eingangsbedingungen darin, daß der Datenzeiger (DPTR) auf die Startadresse des zu kopierenden RAMs gesetzt sein sollte und daß das Register RO (im MPU) die Zahl der zu kopierenden Bytes enthält.
Noch bezogen auf Fig. 4 definiert der Block 96 den ersten Schritt im Vorgang zum Steuern des Prozessors. Der erste ist ein funktioneller Schritt, der erfordert, daß der Ausgang von Anschluß P1.1 (Fig. 2) auf eine logische "0" gesetzt ist. Vom Block 96 geht das Programm zum Block 98 über, wo von dem Prozessor ein MPU-Lesebefehl ausgeführt wird. Das Programm geht dann zum Block 100 über, wo der Adreßzeiger und ein Zähler erhöht werden. Das Programm geht dann zum Block 102 über, wo es bestimmt, ob der gesamte Adreßbereich kopiert wird. Falls der gesamte Adreßbereich kopiert wurde, geht das Programm zum Block 104 über, wo es P1.1. auf eine logische "1" setzt und die Routine verläßt. Falls jedoch in Block 102 nicht der gesamte Adreßbereich kopiert wurde, dann tritt das Programm in eine Schleife ein und setzt das Kopieren und Aktualisieren des Adreßzählers fort, bis der gesamte Adreßbereich von einem Puffer in den nächsten kopiert wurde. Wie vorhergehend festgestellt, kann dieselbe Routine zum Effektivieren der Datenübertragung von dem Anzeigepuffer in den MPU-Puffer verwendet werden. In diesem Fall wird Anschluß P1.2 (Anzeige zu MPU) gesetzt, statt P1.1 (MPU zu Anzeige).
Fig. 5 zeigt die logische Schreib/Lese-Wahrheitstafel für die logische Schaltung aus Fig. 3. Die ersten vier Spalten der Tabelle stellen die Eingangssignale dar, welches von MPU 24, Mol-%1, in die Schreib/Lese-Steuerlogikschaltung 28 ausgegeben wird. Die nächsten sieben Spalten stellen die Ausgangssignale dar, die von der Schreib/Lese-Steuerlogikschaltung 28 als ein Ergebnis der Eingangssignale erzeugt werden. Schließlich stellt die letzte Spalte in der Tabelle die Funktion, die ausgeführt wird, dar. Die Symbole in jeder Spalte stellen den Zustand des genannten Signals dar. Folglich muß das Signal auf der Leseleitung zu dem logischen Schaltungsmittel einen Unten-Zustand sein, um ein normales Prozessorlesen auszuführen. Die Schreibleitung muß oben sein, MPU-zu-Anzeige muß eine logische 1 und Anzeige-zu-MPU muß eine logische 1 sein. An dem Ausgang ist das MPU-OE-Signal unten, das MPU-Schreib-Signal ist eine logische 1, das Anzeige-Lese-Signal ist eine logische 0, das Anzeige-Schreib-Signal ist eine logische 1 und so weiter. Wie aus diesem ersten Beispiel ersichtlich, ist die Tabelle selbsterklärend und als solche wird nicht jede Funktion beschrieben. Es sollte bemerkt werden, daß beim Lesen dieser Tabelle das Symbol u einen aktiven Impuls auf das niedrige Niveau anzeigt. Dies beschließt die detaillierte Beschreibung.
Nachdem die detaillierte Konfiguration des Adapters beschrieben wurde, wird nun seine Arbeitsweise gegeben. In Betrieb, wenn Daten von dem Hauptprozessor empfangen werden (Fig. 1), werden die Daten im MPU-RAM 30, Fig. 2, angeordnet. Mit den Daten im MPU-RAM 30 bearbeitet MPU 24 die Daten an derselben Adresse, an der die Daten wären, wenn sie im Anzeige-RAM 32 wären. Wäre ein anderer Weg festgelegt, würden allgemeine oder identische Adressen im MPU-RAM 30 und Anzeige-RAM 32 zum Speichern identischer Daten verwendet. Zur vertikalen Strahlrücklaufzeit wird der Adreßbus des Prozessors durch das Multiplexermittel 54 in den Anzeige-RAM-Adreßbus 68 geschaltet. Der Prozessor führt dann einen Lesebefehl an den Adressen im Anzeige-RAM 32 aus, die durch die in MPU RAM 30 enthaltenen Daten zu aktualisieren sind. Der Prozessorspeicher wird in den Lesemodus gesetzt, während der Anzeige-RAM 32 in den Schreibmodus gesetzt wird. Die Datenbusse des Anzeige-RAM und des MPU-RAM 30 werden über den Sender-Empfänger 52 verbunden. Jede Adresse, die der Prozessor vom MPU-RAM 30 liest, wird in den Anzeige-RAM 32 an derselben Stelle geschrieben. Indem eine Folge von Adressen während Nicht-Anzeige-Perioden durchgegangen wird, werden die Daten in dem Anzeige-RAM 32 aktualisiert. Dieser Vorgang arbeitet ebenso rückwärts, indem der Prozessor-RAM in den Schreibmodus gestellt wird, während vom Anzeige-RAM 32 gelesen wird. Als Ergebnis erhält dieser Adapter eine serielle Nachricht von unbestimmter Länge und bringt sie in den Anzeige-RAM.

Claims

1. Adapter zum Anschließen einer Anzeigevorrichtung an eine serielle Datenverbindung, der aufweist:

ein zum Speichern von Daten, die von der seriellen Datenverbindung geliefert werden, betreibbares erstes Speichermittel (30);

ein zum Speichern von Anzeigedaten betreibbares zweites Speichermittel (32);

einen an das zweite Speichermittel gekoppelten Adressbus (68);

einen an das zweite Speichermittel gekoppelten Datenbus (70);

einen an die serielle Datenverbindung gekoppelten und zum Erzeugen von Freigabesignalen betreibbaren Mikroprozessor (24);

einen gemeinsamen Adressbus (48), der das erste Speichermittel und den Mikroprozessor wechselseitig verbindet,

einen gemeinsamen Datenbus (26), der das erste Speichermittel und den Mikroprozessor wechselseitig verbindet, dadurch gekennzeichnet, daß er weiters aufweist:

ein zum Steuern des Datenflusses zwischen dem Datenbus und dem gemeinsamen Datenbus betreibbares erstes Steuermittel (52);

ein zum wechselseitigen Verbinden des Adressbusses und des gemeinsamen Adressbusses betreibbares zweites Steuermittel (54);

ein drittes Steuermittel (28), das auf ein Freigabesignal (MPU an die Anzeige) reagiert, um das erste und das zweite Steuermittel freizugeben, so daß bei der Ausführung eines ersten Befehls (z. B. Lesen) durch den Mikroprozessor die an einer gewählten Adresse in dem ersten Speichermittel (30) stehenden Daten an die identische Adresse im zweiten Speichermittel (32) überführt werden, und auf ein zweites Freigabesignal (Anzeige an die MPU) reagiert, um das erste und zweite Steuermittel freizugeben, so daß bei der Ausführung eines ersten Befehls (z. B. Lesen) durch den Mikroprozessor die an einer gewählten Adresse in dem zweiten Speichermittel (32) stehenden Daten an die identische Adresse im ersten Speichermittel (30) überführt werden.

2. Adapter nach Anspruch 1, der weiters Mittel (56, 66) enthält, die an das zweite Speichermittel gekoppelt sind und zum Erzeugen eines Videodatenstromes zum Anzeigen an der Anzeigevorrichtung betreibbar sind.

3. Adapter nach Anspruch 1, bei welchem jedes obengenannte Speichermittel (30, 32) eine RAM-Einrichtung enthält.

4. Adapter nach Anspruch 1, bei welchem das dritte Steuermittel (28) kombinatorische logische Schaltungen enthält, die zum Überwachen vorbestimmter logischer Pegel am Mikroprozessor und zum Erzeugen einer Reihe von Freigabesignalen betreibbar sind.