DE69020569T2

DE69020569T2 - Modulares ein-/ausgabesystem für superrechner.

Info

Publication number: DE69020569T2
Application number: DE69020569T
Authority: DE
Inventors: Calvin Coleman; Robert Halford; Georges Hopkins; Peter Logghe; Eric Lundberg; Gerald Schwoerer
Original assignee: Cray Research LLC
Current assignee: Cray Research LLC
Priority date: 1989-08-08
Filing date: 1990-07-31
Publication date: 1995-11-30
Anticipated expiration: 2010-08-01
Also published as: EP0485507B1; US5347637A; CA2064746A1; EP0485507A1; DE69020569D1; ATE124553T1; WO1991002312A1

Description

Die vorliegende Erfindung bezieht sich generell auf das Gebiet von Ein-/Ausgabesystemen, die bei digitalen Computersystemen benutzt werden und speziell auf ein Peripherieschnittstellen-Steuerungssubsystem, welches bei einem Supercomputer verwendet wird.

Hintergrund der Erfindung

Digitale Mainframe-Supercomputer sind aus funktionalen Subsystemen zusammengesetzt. Diese Subsysteme können enthalten: ein oder mehr zentrale Prozessoreinheiten (CPUs); einen zentralen Speicher, welcher von den CPUs direkt adressierbar ist; eine Halbleiterspeichervorrichtung (solid state storage device SSD), auf welche über Hochgeschwindigkeitsdatenkanäle zugegriffen werden kann; und Ein-/Ausgabesubsysteme.
Die Ein-/Ausgabesubsysteme (IOS) sind traditionell zur Datenübertragung zu und von dem Supercomputersystem verwendet worden. Hierbei wurde eine Anzahl von Peripheriegeräten mit dem Supercomputer durch das IOS-Subsystem gekoppelt. Zwei der meistverwendeten Peripheriegeräte enthalten Magnetband-Schreib-/Leseeinrichtungen und magnetische Plattenspeichereinheiten.
In Betrieb normalisiert das IOS Transaktionen zwischen kommerziell verfügbaren Peripheriegeräten und der CPU. Dies erlaubt der CPU mit den Peripheriegeräten in standardisierter Weise zu kommunizieren, wobei die notwendige Übersetzung durch das IOS Subsystem durchgeführt wird. Diese Übersetzungsaktivität wird in zwei Schritten durchgeführt. Zunächst besitzt jedes Peripheriegerät - beispielsweise ein Plattenlaufwerk - normalerweise eine Schaltung, welche Standardbefehlssignale in Datenspeicherungs- oder Datenabfrageoperationen umwandelt. Diese Schaltung wird als Plattensteuereinheit bezeichnet. Zweitens besitzt ein Kanaladapter eine elektrische Schaltung, die ausreichend ist, um Highlevel- Steueranweisungen von dem IOS in die Basisbefehlssignale der Steuereinheit zu übersetzen, die notwendig sind, die Anweisung durchzuführen. Dieser Typ von IOS besitzt einen großen Pufferspeicher, einen oder mehrere Ein-/Ausgabeprozessoren und kommuniziert mit den anderen Komponenten des Computersystems über verschiedene Kanalschnittstellen.
Die Einfügung von SSD-Vorrichtungen in Supercomputersysteme - wie von dem US Patent 4,630,230 von Sundet gelehrt - brachte zusätzliche Anforderungen an die Leistung der IOS-Subsysteme mit sich. Die Verteilung von zusätzlichen schnellen Speichern innerhalb des Systems macht die Leistung des Systems in starkem Maße abhängig von den IOS-Datenpfaden und der IOS-Leistung.

Abriß der Erfindung

Die vorliegende Erfindung stellt ein Ein-/Ausgabe-Subsystem zur Herstellung einer Schnittstelle zwischen einem Supercomputer und einer Vielzahl von Peripheriegeräten zur Verfügung, das enthält:
a) eine Vielzahl von Kanaladaptern, von denen jeder zur Herstellung einer Schnittstelle mit einem der Peripheriegeräte aus der Vielzahl von Peripheriegeräten verbunden ist, wobei jedes der Peripheriegeräte ein Peripheriedatenformat besitzt, und jeder dieser Kanaladapter darüberhinaus zur Durchführung einer Formatumwandlung von Daten zwischen dem Peripheriedatenformat und einem format ausgebildete ist, das von dem Ein-/Ausgabe-Subsystem benötigt wird;
b) einen Hochgeschwindigkeits-Datenkanal für eine bidirektionale Verbindung mit dem Supercomputer zum Übertragen und Empfangen von Daten;
c) eine Vielzahl von Pufferspeichern, von denen jeder zum Speichern von Daten angekoppelt und mit einer speziell zugeordneten Verbindung mit einem der Kanaladapter verbunden ist;
d) einem Multiplexermittel, welches zwischen dem Hochgeschwindigkeits- Datenkanal und der Vielzahl von Pufferspeichern zur Übertragung von Daten zu dem Hochgeschwindigkeits-Datenkanal verbunden ist;
e) einen Ein-/Ausgabeprozessor, der mit dem Hochgeschwindigkeits- Datenkanal, der Vielzahl von Pufferspeichern und der Vielzahl von Kanaladaptern zur Steuerung von Datenübertragungen zwischen dem Hochgeschwindigkeits-Datenkanal und der Vielzahl von Pufferspeichern verbunden ist und weiterhin verbunden ist, um Datenübertragungen zwischen der Vielzahl von Kanaladaptern und der Vielzahl von Pufferspeichern dadurch zu steuern, daß der Vielzahl an Kanaladaptern und dem Hochgeschwindigkeits-Datenkanal gestattet wird, auf die Vielzahl von Pufferspeichern mit alternierenden Speicherzugriffszyklen zuzugreifen; und
f) wobei der Ein-/Ausgabeprozessor weiterhin angeschlossen ist, um jedem der Kanaladapter aus der Vielzahl von Kanaladaptern zu gestatten, auf ein Peripheriegerät aus der Vielzahl von Peripheriegeräten zuzugreifen, mit dem es gleichzeitig mit dem Zugriff auf die Vielzahl von Pufferspeichern über den Hochgeschwindigkeits-Datenkanal verbunden ist.
Im Gegensatz zu der Architektur der vorbekannten IOS enthält das IOS gemäß der vorliegenden Erfindung Pufferspeicher, wie beispielsweise Ringpufferspeicher, von denen jeder mit einem Hochgeschwindigkeits-Multiplexer gekoppelt ist. Der Multiplexer ist mit zwei Hochgeschwindigkeitsdatenkanälen (HISPs) gekoppelt.
In einer beispielhaften Konfiguration ist das IOS sowohl mit der CPU als auch der SSD verbunden. Die Verbindung zu der CPU erfolgt durch einen HISP-Datenkanal und die Verbindung zu der SSD erfolgt durch den anderen HISP-Datenkanal. In dieser Konfiguration kann das IOS Daten zu und von der SSD und unabhängig von der Datenübertragung zwischen dem IOS und der CPU übertragen.
Dieses Beispiel zeigt, daß das IOS konzeptionell als ein Datenkoppler betrachtet werden kann, das die Bandbreite der Logik-Geräte abdecken kann, die es verbindet.
Diese Architektur verbessert die Gesamtleistung des Computersystems und ist bereits an verschiedene Hardwarekonfigurationen angepaßt.
Die bevorzugte Partitionierung des IOS-Subsystems unterteilt das System in Module. Jedes Modul besitzt einen IOP-Prozessor zur Überwachung von vier Peripheriegeräten. Jedes Peripheriegerät ist mit einem der vier Kanaladaptern gekoppelt. Jeder Kanaladapter ist mit seinem eigenen Ringpufferspeicher verbunden. Es wird eine einzige Multiplexer-Struktur zur Verfügung gestellt, um irgendeinen der Pufferspeicher mit einem der Hochgeschwindigkeitsdatenkanäle zu koppeln.
Die Multiplexerfunktion und die Ringpufferspeicherfunktion werden von dem Ein- /Ausgabeprozessor (IOP) gesteuert. Dieser Prozessor arbeitet unter der Steuerung von Software, welche in einem lokalen Speicher abgelegt ist, der in dem Modul enthalten ist. Zwei wichtige Aufgaben für den IOP sind Überwachung der Pufferspeicheroperation und Definieren des Datenpfades durch Steuerung der Leitwegwahl-(Routing)-funktion des Multiplexers. Die Erfindung stellt weiterhin ein Verfahren zur Datenübertragung von einer zentralen Verarbeitungseinheit eines Supercomputers zu einer Peripherie zur Verfügung, das die folgenden Verfahrensschritte enthält:
a) Senden einer Schreibinstruktion über einen Kommunikationskanal von der zentralen Verarbeitungseinheit zu einem ausgewählten Ein/Ausgabeprozessor aus einer Vielzahl von Ein-/Ausgabeprozessoren;
b) Definieren von Pufferzeigern innerhalb eines Pufferspeichers, die von dem ausgewählten Ein-/Ausgabeprozessor gesteuert werden und einer Speicheradresse entsprechen;
c) Senden der Speicheradresse zu einem Kanalsteuerkreis und Zuweisen eines Hochgeschwindigkeits-Datenkanals zur Übertragung von Daten;
d) Senden eines Schreibsignals von dem ausgewählten Ein/Ausgabeprozessor zu einem Kanaladapter um den Kanaladapter von der Datenübertragung zu informieren;
e) Übertragung von Daten von der zentralen Verarbeitungseinheit zu der Peripherie mit folgenden Schritten:
(i) Testen der Pufferzeiger, um sicher zu stellen, daß die Pufferzeiger nicht so positioniert sind, daß noch nicht übertragene Daten überschrieben werden;
(ii) Übertragung von Daten über den zugewiesenen Hochgeschwindigkeits-Datenkanal von der zentralen Verarbeitungseinheit zu einem Speichergebiet in dem Pufferspeicher in einem ersten Zyklus;
(iii) Übertragung von Daten von dem Speichergebiet in dem Pufferspeicher zu der an dem Kanaladapter angeschlossenen Peripherie, in einem zweiten Zyklus; und
(iv) Wiederholung der Schritte (i) - (iii) bis die Datenübertragung abgeschlossen ist, wobei die Schritte (ii) und (iii) in alternierenden Zyklen stattfinden.

Kurze Beschreibung der Zeichnungen

Es zeigen:
Fig. 1 ein Highlevel-funktionsblockdiagrammeines beispielhaften Supercomputer- Datenverarbeitungssystems;
Fig. 2 ein funktionsblockdiagramm des IOS;
Fig. 3 ein Blockdiagramm, in dem funktionale Beziehungen der Elemente des IOS dargestellt sind, die mit einer CPU in Interaktion stehen;
Fig. 4 ein funktionsblockdiagramm, in dem Beziehungen zwischen einer CPU und Elementen des IOS dargestellt sind;
Fig. 5 ein detailliertes Diagramm der Ring-Ein-/Ausgabe-Pufferspeicherfunktionen; und
Fig. 6 ein detailliertes Diagramm der funktionalen Elemente eines Ring-Ein- /Ausgabe-Pufferspeichers und ihrer Beziehung zu anderen Elementen des Systems.

Detaillierte Beschreibung der bevorzugten Ausführungsform

In der folgenden detaillierten Beschreibung der bevorzugten Ausführungsform wird auf die beiliegenden Zeichnungen Bezug genommen, welche einen Teil hiervon darstellen, und in denen beispielhaft eine spezifische Ausführungsform dargestellt ist, in welcher die Erfindung ausgeführt werden kann. Diese Ausführungsform wird in ausreichendem Detail beschrieben, um Fachleute in die Lage zu versetzen, die Erfindung auszuführen; es versteht sich von selbst, daß andere Ausführungen verwendet werden können und daß strukturelle Veränderungen gemacht werden können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Die nachfolgende detaillierte Beschreibung kann daher nicht in einer den Schutzbereich beschränkenden Weise verstanden werden; der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.

GENERELLE BESCHREIBUNG

Es wird nachfolgend auf Fig. 1 Bezug genommen. In Fig. 1 ist ein vereinfachtes Supercomputersystem dargestellt, welches ein CPU-Subsystem 2 enthält. Die CPU ist mit dem IOS 3 durch eine bidirektionale Hochgeschwindigkeits- Kommunikationsverbindung oder HISP 20 verbunden. Das System enthält auch einen SSD 4 desjenigen Typs, welcher in dem US-Patent 4,630,230 von Sundet offenbart ist, welches durch diese Bezugnahme zum Gegenstand dieser Beschreibung wird. Die SSD 4 ist mit dem IOS 3 durch einen weiteren HISP 21 verbunden. Die CPU 2 und die SSD 4 besitzen ebenfalls eine Verbindung durch VHISP 22. Befehlsinformation wird zu dem IOS durch Niedriggeschwindigkeits-Datenkanäle geleitet, welche in der Zeichnung als LOSP 23 und L0SP 24 dargestellt sind. Das IOS selbst ist mit einer Vielzahl von Peripheriegeräten 9 verbunden. Diese Geräte können Magnetspeichereinheiten oder andere Peripheriegeräte sein.
In Betrieb akzeptiert das IOS "Lese-" oder "Schreib-"befehle, die von der CPU über die Niedriggeschwindigkeits-Datenkommunikationspfade 23 ausgegeben werden. Das IOS wird dann identifizierte Daten von dem geeigneten Peripheriegerät abrufen oder speichern. Die identifizierten Daten werden zu oder von dem anfragenden Gerät mit hoher Geschwindigkeit über den geeigneten HISP übertragen.
Generell wird das HISP eine Datenbandbreite von 100 bis 200 Millionen Bytes pro Sekunde zeigen. Die LOSP-Datenbandbreite beträgt ungefähr 6 Millionen Bytes pro Sekunde. Peripheriegeräte werden einen großen Bereich von Datenbandbreiten von ungefähr 1 bis 100 Millionen Bytes pro Sekunde zeigen. Diese Ungleichheit in Datenbandbreiten erfordert, daß eine Pufferspeicherfunktion in dem IOS zur Verfügung gestellt wird.
Nachfolgend wird auf Fig. 2 Bezug genommen. Fig. 2 zeigt ein repräsentatives einstufiges IOP-Cluster. Jedes Modul 3 ist dafür vorgesehen, eine CPU in einer Multiprozessorkonfiguration zu bedienen. Eine Verbindung mit der CPU zur Datenübertragung erfolgt über den HISP 20. Eine Verbindung zu der CPU für Befehls- und Statusinformationen erfolgt durch die LOSP 24. Das Peripheriegerät 9 ist mit dem IOS durch Kabel angeschlossen und mit einem Kanaladapter 13 (KA) verbunden. Bis zu vier Kanaladapter pro IOS-Modul sind verfügbar.
Eine Funktion des Kanaladapters besteht darin, eine Formatumwandlung der Daten zwischen dem Peripherieformat und dem Ringpufferspeicherformat durchzuführen. Typischerweise werden Daten, die in Peripheriegeräten gespeichert sind, als 64- bit-Datenworte in Zwischenspeichern zusammengefügt, welche in dem Kanaladapter angeordnet sind. Sowie das Datenwort in dem Zwischenspeicher zusammengefügt ist, wird ein fehlerbehebungsbyte hierzu hinzugefügt, wodurch ein 72-Bit-Datenwort gebildet wird. Es ist bevorzugt, Daten in dem IOS mit einem Fehlerbehebungsbyte zu manipulieren, welches in die Daten integriert ist, selbst wenn dies die verfügbare Datenbandbreite vermindert.
Jeder Kanaladapter ist mit einem Ringpufferspeicher 6 verbunden. Diese Struktur ist bevorzugt 65K Worte lang. Dieser Speicher ist mit dem Datenmultiplexer 10 verbunden. Dies gestattet, daß der Speicher von dem Kanaladapter, dem IOP- Prozessor und jedem der HISP-Kanäle gemeinsam genutzt werden kann. Wettbewerb um den Zugriff auf den Pufferspeicher wird dadurch vermieden, daß dem Kanaladapter und dem HISP gestattet wird, auf den Speicher in verschiedenen Speichertaktzyklen zuzugreifen.
Zugriff auf den Speicheradressraum wird durch die Zuweisung von Pointern (Zeigern) zugeordnet. Das IOP 14 überwacht den Speicher in bezug auf Überlauf- und Unterauslastungsbedingungen und weist Pointer zu, um ein Datenüberlaufen und eine Datenunterauslastung zu verhindern.

CPU-Leseoperation von einem Peripheriegerät

Es wird nun auf Fig. 3 Bezug genommen. Fig. 3 zeigt ein funktionales Blockdiagramm der Elemente des IOS, die mit einer CPU in Interaktion stehen. Eine CPU-Leseoperation von einem Peripheriegerät wird von der CPU 1 durch Geltendmachen einer Lesenachricht 103 zu dem IOS iniziiert. Die Lesenachricht wird von dem IOP-Multiplexer 10 zu dem geeigneten IOP 5 als eine Lese-Nachricht 104 geleitet. Das IOP 5 definiert dann Zugriffspointer und eine Schaltung 101 innerhalb des Ringpufferspeichers 100. Als nächstes veranlaßt 106 der IOP 5 den Kanaladapter 8 eine Leseoperation bei einer bestimmten Adresse des Plattenspeichers 9 durchzuführen. Abhängig von der spezifischen augenblicklich laufenden Anwendung können die Plattenspeicherdaten als Sektoren, Vielzahl von Sektoren oder einer Vielzahl von Spuren abgefragt werden. In der gesamten Beschreibung wird ein illustratives und nicht begrenzendes Beispiel einer Spurenfrage beschrieben.
Der Kanaladapter 8 führt die Leseoperation auf dem Peripheriegerät 9 durch Geltendmachen der notwendigen Befehlssignale durch die Peripherieschnittstelle 107 durch. Die Daten von der Leseoperation werden in einer Vielzahl von Spuren 108 in den Speicherbereich 102 des Ringpufferspeichers 100 basierend auf Pointern 101 innerhalb des Ringpufferspeichers geladen. Nachdem die Daten von dem Kanaladapter 8 übertragen worden sind, signalisiert 109 er dem IOP 5, daß die Leseoperation abgeschlossen ist.
Der IOP 5 interpretiert die "Erledigt"-Nachricht von dem Kanaladapter 8 und antwortet durch Signalisieren 110 durch den IOP MUX zu dem HISP MUX 53. Dieses Signal enthält eine Adresse innerhalb des Hauptspeichers, an der die in dem Ringpufferspeicher gespeicherten Daten zu schreiben sind und einen Kanal, auf dem die Daten in dem Ringpufferspeicher 100 zu übertragen sind. Der HISP MUX 53 iniziiert und steuert über seine Kanalsteuerschaltung 99 eine Übertragung 111 von Daten innerhalb des Speicherbereichs des Ringpufferspeichers 102 über den Hochgeschwindigkeits-Datenkanal 11 zu ihrer Bestimmungsadresse. Wenn die Kanalsteuerschaltung 99 die Übertragung abgeschlossen hat, antwortet sie mit einer "Erledigt"-Nachricht 112 zu dem IOP MUX 10.
Der IOP MUX überträgt die "Erledigt"-Nachricht zu dem IOP 5, welcher mit einer geeigneten "Abgeschlossen"-Nachricht 113 über den IOP MUX 10 zu der CPU 1 mit der geeigneten Niedriggeschwindigkeits-(LOSP)-"Abgeschlossen"-Nachricht 114 antwortet.

CPU-Schreiboperation zu einem Peripheriegerät

Es wird nun auf Fig. 4 Bezug genommen. Fig. 4 zeigt ein funktionales Blockdiagramm, in dem Beziehungen zwischen einer CPU und Elementen des IOS dargestellt sind. Eine CPU 1 iniziiert einen Schreibvorgang zu einem Peripheriegerät durch Geltendmachen einer Schreib-nachricht an eine IOP-Adresse 200 über den IOP MUX 10. Der IOP MUX 10 überträgt die Nachricht 201 zu dem geeigneten IOP 5. Der IOP 5 definiert 202 Puffer-speicherpointer 101 und einer Steuerschaltung innerhalb des Ringpufferspeichers 100 für die Schreiboperation.
Der IOP signalisiert dann dem HISP MUX 53 durch Geltendmachen einer Nachricht über den IOP MUX 10, welche eine Adresse und einen Kanal 204 enthält. Die Nachricht wird zu der Kanalsteuerschaltung 99 innerhalb des HISP MUX 53 weitergeleitet. Die Kanalsteuerschaltung 99 iniziiert und steuert 205 dann eine Datenübertragung über den HISP-Kanal 11 von der CPU in den Ringpufferspeicher der CPU 1 über den HISP-Kanal 11 zu dem Ringpufferspeicher 100. Sie greift auf die Steuerschaltung und Pointer 101 zu, um die Speicheroperation 102 innerhalb des Ringpufferspeichers zu adressieren.
Wenn die Kanalsteuerschaltung 99 die Übertragung abgeschlossen hat, antwortet sie mit einer "Erledigt"-Nachricht 206 dem IOP MUX über den IOP MUX 10 zu dem IOP 5.
Der IOP 5 veranlaßt beim Empfang einer "Übertragung abgeschlossen"-Nachricht 206 von dem HISP MUX 53 ein Schreibsignal 207 zu dem Kanaladapter 8. Der Kanaladapter 8 überträgt dann Spuren von Daten, welche zuvor in dem Ringpufferspeicherbereich 102 definiert 203 worden sind. Er überträgt sie 211 zu seinem angeschlossenen Peripheriegerät 9. Wenn der Kanaladapter 8 die Übertragung abschließt, antwortet er mit einer "Erledigt"-Nachricht 208 zu dem angeschlossenen IOP 5. Der IOP überträgt die "Erledigt"-Nachricht 209 über den IOP MUX 10 auf dem LOSP-Kanal 210 als eine "Schreiboperation abgeschlossen"- Nachricht 210.

Ein-/Ausgabepufferspeicher

Es wird nun auf Fig. 5 Bezug genommen, in der ein detailliertes Diagramm der Ring-Ein-/Ausgabe-Pufferspeicherfunktionen dargestellt ist. Jeder Pufferspeicher 100 besteht aus Arbeitsspeichereinrichtungen (RAMs), welche in einem orthogonal adressierten Bereich von 65.536 72-bit-Worten angeordnet sind. Vier Register 501, 502, 503 und 504 speichern Adressen innerhalb des Pufferspeicheradressraums. Der IOP definiert die Werte in diesen Registern wie zuvor beschrieben. Die Pufferspeicheradresse wird benutzt, um eine ringförmige Datenstruktur zu bilden.
Der untere Teil 510 von Fig. 5 zeigt die Beziehung des Pufferspeicherzugriffs durch die Adresspointer. Mit fortschreitender Zeit werden alternierende Zyklen von HISP 511 und KA 512 Zugriffen durchgeführt. Lese- und Schreiboperationen werden auf dem Pufferspeicher durch Zugriff auf den orthogonalen Bereich durch Adressen durchgeführt, die entweder in den "A"- oder "B"-Registern oder in den "a"- oder "b"-Registern enthalten sind.
Es wird nun auf Fig. 6 Bezug genommen, in der ein detailliertes Diagramm der funktionalen Elemente eines Ring-Ein-/Ausgabe-Pufferspeichers in seiner Beziehung zu anderen Elementen des Systems dargestellt sind. Die HISP MUX- Steuereinheit 99 steuert die Funktion der Pointer während der Datenübertragung über den HISP-Kanal. Auf den Ringpufferspeicheradressbereich 102 wird durch einen zweistufig adressierenden MUX innerhalb des Pointer-101-Bereichs des Ring- Ein-/Ausgabe-Pufferspeichers 100 mit Pointern gezeigert. Adressen werden in den Steuerregistern "a" 503, "b" 504, "A" 501, "B" 502 während der Übertragungsiniziierung gespeichert, welche von dem zuvor diskutierten IOP durchgeführt wird. Basierend auf HISP-Steuersignalen von der HISP MUX-Steuereinheit 99 taktet die Pointer-101-Steuerschaltung eine Adresse auf den Adressbus 600. Der Datenbus ist an einen Daten-Zwischenspeicher 602 gekoppelt, welcher auf den HISP-Kanal 11 oder in den Kanaladapter 8 getaktet wird. Die gesamte Taktung wird von einem einzigen Taktgeber 45 innerhalb des IOS verwaltet.
Wie in den fig. 5 und 6 dargestellt ist, wird die Adresse, die auf den Adressbus 600 im Arbeitstakt gegeben wird, durch einen Pufferspeicherringselektor 604 bestimmt. Der Pufferspeicherringselektor lädt den "A" 501- oder "B" 502- Registerinhalt in den Adressbus, wenn der HISP 11 auf den Pufferspeicher zugreift. Wenn sich die Pointerschaltung in einem Kanaladapterzyklus befindet, wird die Adresse von der Auswahlschaltung 605 genommen, welche eine Adresse von den "a" 503- oder "b" 504-Registern bestimmt. Abhängig davon, welcher Pufferspeicherzyklus aktiv ist, kann der Pufferspeicher entweder mit dem HISP oder dem Kanaladapter gekoppelt werden.
Diese Architektur gestattet Leseoperationen von einem Plattenspeicher, bei denen z. B. das "a"-Register mit einer Anfangsadresse für die Spur 0 und das "b"- Register mit einer Adresse für Daten von der Spur 1 geladen wird. Der IOP veranlaßt den Kanaladapter die Spuren 0 und 1 von dem Plattenspeicher in den Pufferspeicher an den entsprechenden Adressen zu lesen. Der IOP kann dann "A" und "B" mit "a" und "b" gleichsetzen. Er veranlaßt dann die HISP MUX- Steuereinheit 99 Daten auf den HISP-Kanal von den Bereichen "A" und "B" zu übertragen, während er gleichzeitig Lese- oder Schreiboperationen von dem Plattenspeicher über den Kanaladapter iniziiert. Es ist diese Ring-Ein-/Ausgabe- Pufferspeicherarchitektur, welche vielfache gleichzeitige Lese- und Schreiboperationen zu und von dem IOS gestattet.

Claims

1. Ein-/Ausgabe-Subsystem (3) zur Herstellung einer Schnittstelle zwischen einem Supercomputer (2) und einer Vielzahl von Peripheriegeräten (9), gekennzeichnet durch:

a) eine Vielzahl von Kanaladaptern (8, 13), von denen jeder zur Herstellung einer Schnittstelle mit einem der Peripheriegeräte aus der Vielzahl von Peripheriegeräten (9) verbunden ist, wobei jedes der Peripheriegeräte ein Peripheriedatenformat besitzt, und jeder dieser Kanaladapter darüberhinaus zur Durchführung einer Formatumwandlung von Daten zwischen dem Peripheriedatenformat und einem Format ausgebildete ist, das von dem Ein-/Ausgabe-Subsystem benötigt wird;

b) einen Hochgeschwindigkeits-Datenkanal (11, 20) für eine bidirektionale Verbindung mit dem Supercomputer (2) zum Übertragen und Empfangen von Daten;

c) eine Vielzahl von Pufferspeichern (100, 6), von denen jeder zum Speichern von Daten angekoppelt und mit einer speziell zugeordneten Verbindung (107) mit einem der Kanaladapter (8, 13) verbunden ist;

d) einem Multiplexermittel (10), welches zwischen dem Hochgeschwindigkeits-Datenkanal (11, 20) und der Vielzahl von Pufferspeichern (100, 6) zur Übertragung von Daten zu dem Hochgeschwindigkeits-Datenkanal (11, 20) verbunden ist;

e) einen Ein-/Ausgabeprozessor (5), der mit dem Hochgeschwindigkeits- Datenkanal (11, 20), der Vielzahl von Pufferspeichern (100, 6) und der Vielzahl von Kanaladaptern (8, 13) zur Steuerung von Datenübertragungen zwischen dem Hochgeschwindigkeits-Datenkanal (11, 20) und der Vielzahl von Pufferspeichern (6, 100) verbunden ist und weiterhin verbunden ist, um Datenübertragungen zwischen der Vielzahl von Kanaladaptern (8, 13) und der Vielzahl von Pufferspeichern (6, 100) dadurch zu steuern, daß der Vielzahl an Kanaladaptern und dem Hochgeschwindigkeits-Datenkanal gestattet wird, auf die Vielzahl von Pufferspeichern mit alternierenden Speicherzugriffszyklen (500, 510) zuzugreifen; und

f) wobei der Ein-/Ausgabeprozessor (5) weiterhin angeschlossen ist, um jedem der Kanaladapter aus der Vielzahl von Kanaladaptern (8, 13) zu gestatten, auf ein Peripheriegerät aus der Vielzahl von Peripheriegeräten (9) zuzugreifen, mit dem es gleichzeitig mit dem Zugriff auf die Vielzahl von Pufferspeichern über den Hochgeschwindigkeits- Datenkanal verbunden ist.

2. Ein-/Ausgabe-Subsystem (3) nach Anspruch 1, bei dem jeder Pufferspeicher aus der Vielzahl von Pufferspeichern (6, 100) weiterhin erste Zeigermittel (101) enthalten, die Adresszeiger (503, 504) zum Anzeigen von solchen Adressen besitzen, an denen empfangene Daten von jedem einzelnen der Kanaladapter gespeichert werden, und zweite Zeigermittel (101) enthalten, die Adresszeiger (501, 502) zum Anzeigen von solchen Adressen besitzen, an denen Daten gespeichert sind, die zu dem Hochgeschwindigkeits-Datenkanalmittel übertragen werden sollen.

3. Ein-/Ausgabe-Subsystem (3) nach Anspruch 2, bei dem jeder Pufferspeicher aus der Vielzahl von Pufferspeichern (6, 100) weiterhin Mittel enthält, die verhindern sollen, daß die ersten und zweiten Zeigermittel (101) Daten in irgendeinem der Pufferspeicher aus der Vielzahl der Pufferspeicher (100) überschreiben.

4. Ein-/Ausgabe-Subsystem (3) nach einem der Ansprüche 1 bis 3, bei dem jeder Pufferspeicher aus der Vielzahl der Pufferspeicher einen Ringpufferspeicher (100) enthält.

5. Ein-/Ausgabe-Subsystem (3) nach einem der Ansprüche 1 bis 4, bei dem der Ein-/Ausgabeprozessor (5) weiterhin mit dem Multiplexermittel (10) verbunden ist, um Daten von der Vielzahl der Pufferspeicher (6, 100) zu dem Hochgeschwindigkeits-Datenkanal (11, 20) zu leiten; und bei dem der Ein-/Ausgabeprozessor (5) weiterhin mit einem Niedriggeschwindigkeitskanal (23, 200, 210) verbunden ist, der zum Empfangen von Steuerinformation (200) von dem Supercomputer (2) verbunden ist, um Datenübertragungen durch das Multiplexermittel (10) zu leiten.

6. Verfahren zur Datenübertragung von einer zentralen Verarbeitungseinheit (1) eines Supercomputers zu einer Peripherie (9) durch ein Ein/-Ausgabe-Subsystem (3) nach Anspruch 1, das die folgenden Verfahrensschritte enthält:

a) Senden einer Schreibinstruktion über einen Kommunikationskanal (23) von der zentralen Verarbeitungseinheit (1) zu einem ausgewählten Ein/Ausgabeprozessor (5) aus einer Vielzahl von Ein-/Ausgabeprozessoren;

b) Definieren von Pufferzeigern (101) innerhalb eines Pufferspeichers (102), die von dem ausgewählten Ein-/Ausgabeprozessor (5) gesteuert werden und einer Speicheradresse entsprechen;

c) Senden der Speicheradresse zu einem Kanalsteuerkreis (99) und Zuweisen eines Hochgeschwindigkeits-Datenkanals (11) zur Übertragung von Daten;

d) Senden eines Schreibsignals (207) von dem ausgewählten Ein/Ausgabeprozessor (5, 14) zu einem Kanaladapter (8) um den Kanaladapter (8) von der Datenübertragung zu informieren;

e) Übertragung von Daten von der zentralen Verarbeitungseinheit (1) zu der Peripherie (9) mit folgenden Schritten:

(i) Testen der Pufferzeiger (101), um sicher zu stellen, daß die Pufferzeiger nicht so positioniert sind, daß noch nicht übertragene Daten überschrieben werden;

(ii) Übertragung von Daten über den zugewiesenen Hochgeschwindigkeits-Datenkanal (11) von der zentralen Verarbeitungseinheit (1) zu einem Speichergebiet (102) in dem Pufferspeicher (100) in einem ersten Zyklus (511);

(iii) Übertragung von Daten von dem Speichergebiet (102) in dem Pufferspeicher (100) zu der an dem Kanaladapter (8) angeschlossenen Peripherie (9), in einem zweiten Zyklus (512); und

(iv) Wiederholung der Schritte (i) - (iii) bis die Datenübertragung abgeschlossen ist, wobei die Schritte (ii) und (iii) in alternierenden Zyklen stattfinden.