JPH08111094A - スタチック型半導体記憶装置 - Google Patents
スタチック型半導体記憶装置Info
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- JPH08111094A JPH08111094A JP6245738A JP24573894A JPH08111094A JP H08111094 A JPH08111094 A JP H08111094A JP 6245738 A JP6245738 A JP 6245738A JP 24573894 A JP24573894 A JP 24573894A JP H08111094 A JPH08111094 A JP H08111094A
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- 230000003068 static effect Effects 0.000 title claims description 30
- 230000001629 suppression Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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Abstract
(57)【要約】
【目的】 ワード線の昇圧電位をワイドレンジの電源電
圧で全てＶcc＋ＶTN近傍に調節可能とする。 【構成】 抑制回路１のＮチャネル型ＭＯＳトランジス
タＱ１はソースを電源電圧Ｖccに接続し、ドレイン及び
ゲートをワード線ブースト回路２からの昇圧電圧ＶBSt
に接続している。Ｎチャネル型ＭＯＳトランジスタＱ１
はワード線ブースト回路２からの昇圧電圧ＶBSt がＶcc
＋ＶTNレベル以上になるとオン状態となり、昇圧電圧Ｖ
BSt をＶcc＋ＶTNレベル程度に抑制する。
圧で全てＶcc＋ＶTN近傍に調節可能とする。 【構成】 抑制回路１のＮチャネル型ＭＯＳトランジス
タＱ１はソースを電源電圧Ｖccに接続し、ドレイン及び
ゲートをワード線ブースト回路２からの昇圧電圧ＶBSt
に接続している。Ｎチャネル型ＭＯＳトランジスタＱ１
はワード線ブースト回路２からの昇圧電圧ＶBSt がＶcc
＋ＶTNレベル以上になるとオン状態となり、昇圧電圧Ｖ
BSt をＶcc＋ＶTNレベル程度に抑制する。
Description
【０００１】
【産業上の利用分野】本発明はスタチック型半導体記憶
装置に関し、特にワード線の電位を電源電圧以上に昇圧
する手段を備えたスタチック型半導体記憶装置に関す
る。
装置に関し、特にワード線の電位を電源電圧以上に昇圧
する手段を備えたスタチック型半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路はユーザ側の要求
及び半導体集積回路自身の信頼性向上のために急速に低
電圧仕様化、例えば３．３Ｖ仕様や３．０Ｖ仕様に移行
している。スタチック型半導体記憶装置においても例外
ではなく、製造メーカが低電圧仕様の製品化を行ってい
る。
及び半導体集積回路自身の信頼性向上のために急速に低
電圧仕様化、例えば３．３Ｖ仕様や３．０Ｖ仕様に移行
している。スタチック型半導体記憶装置においても例外
ではなく、製造メーカが低電圧仕様の製品化を行ってい
る。
【０００３】図８はスタチック型半導体記憶装置におけ
る記憶情報を蓄えるためのメモリセルの等化回路図であ
る。図において、負荷抵抗Ｒ１，Ｒ２とＮチャネル型Ｍ
ＯＳトランジスタＱ１０，Ｑ１２とは夫々接続され、そ
れらの接続点である記憶ノードＮ１，Ｎ２を交差接続す
ることでフリップフロップ回路が構成されている。
る記憶情報を蓄えるためのメモリセルの等化回路図であ
る。図において、負荷抵抗Ｒ１，Ｒ２とＮチャネル型Ｍ
ＯＳトランジスタＱ１０，Ｑ１２とは夫々接続され、そ
れらの接続点である記憶ノードＮ１，Ｎ２を交差接続す
ることでフリップフロップ回路が構成されている。
【０００４】この記憶ノードＮ１，Ｎ２とビット線対Ｄ
Ｇ１，ＤＧ２（ＤＧ２の値はＤＧ１の値を反転したも
の）との間には、ワード線ＷＬが接続されている転送ゲ
ートであるＮチャネル型ＭＯＳトランジスタＱ９，Ｑ１
１が夫々挿入されている。
Ｇ１，ＤＧ２（ＤＧ２の値はＤＧ１の値を反転したも
の）との間には、ワード線ＷＬが接続されている転送ゲ
ートであるＮチャネル型ＭＯＳトランジスタＱ９，Ｑ１
１が夫々挿入されている。
【０００５】上記の如く構成することで、記憶ノードＮ
１，Ｎ２に“１”または“０”のデータを任意に記憶さ
せることができる。この場合、記憶ノードＮ１，Ｎ２に
対するデータの読出し及び書込みはワード線ＷＬをハイ
レベルとし、ビット線ＤＧ１，ＤＧ２を選択することに
よって行われる。
１，Ｎ２に“１”または“０”のデータを任意に記憶さ
せることができる。この場合、記憶ノードＮ１，Ｎ２に
対するデータの読出し及び書込みはワード線ＷＬをハイ
レベルとし、ビット線ＤＧ１，ＤＧ２を選択することに
よって行われる。
【０００６】このスタチック型半導体記憶装置を低電圧
仕様化するために、低電圧動作マージンを決定するのは
書込み動作である。例えば、図８に示すメモリセルにデ
ータ“１”を書込む場合、ワード線ＷＬ及びビット線Ｄ
Ｇ１に電源電圧Ｖccを印加し、ビット線ＤＧ２に接地電
圧ＧＮＤを印加することで行われる。
仕様化するために、低電圧動作マージンを決定するのは
書込み動作である。例えば、図８に示すメモリセルにデ
ータ“１”を書込む場合、ワード線ＷＬ及びビット線Ｄ
Ｇ１に電源電圧Ｖccを印加し、ビット線ＤＧ２に接地電
圧ＧＮＤを印加することで行われる。
【０００７】この電圧の印加直後の記憶ノードＮ１の電
位はＶcc−ＶTNレベルとなる。尚、ＶTNは転送ゲートで
あるＮチャネル型ＭＯＳトランジスタＱ９，Ｑ１１の閾
値電圧である。
位はＶcc−ＶTNレベルとなる。尚、ＶTNは転送ゲートで
あるＮチャネル型ＭＯＳトランジスタＱ９，Ｑ１１の閾
値電圧である。
【０００８】ここで、書込み後充分な時間（ｍｓ〜ｓオ
ーダ）が経過すれば、メモリセルの負荷抵抗Ｒ１によっ
て記憶ノードＮ１はＶccレベルとなるが、通常の動作
（１００ｎｓ以下）ではほぼＶcc−ＶTNレベルのままで
ある。
ーダ）が経過すれば、メモリセルの負荷抵抗Ｒ１によっ
て記憶ノードＮ１はＶccレベルとなるが、通常の動作
（１００ｎｓ以下）ではほぼＶcc−ＶTNレベルのままで
ある。
【０００９】したがって、低電圧動作、つまり電源電圧
Ｖccが低くなると、閾値電圧ＶTNによる書込みレベルの
低下分の影響が大きくなるため、低電圧動作が難しくな
ってくる。
Ｖccが低くなると、閾値電圧ＶTNによる書込みレベルの
低下分の影響が大きくなるため、低電圧動作が難しくな
ってくる。
【００１０】よって、低電圧動作マージン拡大のために
ワード線ＷＬの電圧を電源電圧Ｖcc以上に昇圧すれば、
書込み直後の記憶ノードＮ１の電位を高めることができ
る。ワード線ＷＬの電圧をＶcc＋ＶTNレベル以上に昇圧
すれば、書込み直後の記憶ノードＮ１の電圧はほぼ電源
電圧Ｖccに等しくなるため、大巾に低電圧動作マージン
を拡大することができる。
ワード線ＷＬの電圧を電源電圧Ｖcc以上に昇圧すれば、
書込み直後の記憶ノードＮ１の電位を高めることができ
る。ワード線ＷＬの電圧をＶcc＋ＶTNレベル以上に昇圧
すれば、書込み直後の記憶ノードＮ１の電圧はほぼ電源
電圧Ｖccに等しくなるため、大巾に低電圧動作マージン
を拡大することができる。
【００１１】上記のスタチック型半導体記憶装置の低電
圧動作マージン拡大のためにワード線ＷＬの電位を電源
電圧Ｖcc以上に昇圧する技術が、例えば「低電源電圧に
適合したブースト回路」（小猿邦彦、浮田求、山形整
人、村上修二、諸岡毅一、西村安正、穴見健治著、１９
９３年電子情報通信学会春期大会予稿集Ｃ−６２２、
Ｐ．５−２５２）で報告されている。
圧動作マージン拡大のためにワード線ＷＬの電位を電源
電圧Ｖcc以上に昇圧する技術が、例えば「低電源電圧に
適合したブースト回路」（小猿邦彦、浮田求、山形整
人、村上修二、諸岡毅一、西村安正、穴見健治著、１９
９３年電子情報通信学会春期大会予稿集Ｃ−６２２、
Ｐ．５−２５２）で報告されている。
【００１２】この技術では、図５に示すように、ワード
線ブースト回路２で昇圧電源ＶBStを生成し、その昇圧
電源ＶBSt をワード線駆動回路３に供給している。ワー
ド線駆動回路３は昇圧電源ＶBSt によって、メモリセル
４に接続されたワード線ＷＬを電源電圧Ｖcc以上に昇圧
する。
線ブースト回路２で昇圧電源ＶBStを生成し、その昇圧
電源ＶBSt をワード線駆動回路３に供給している。ワー
ド線駆動回路３は昇圧電源ＶBSt によって、メモリセル
４に接続されたワード線ＷＬを電源電圧Ｖcc以上に昇圧
する。
【００１３】上記のワード線ブースト回路２は、図６に
示すように、信号φBSt を入力とするインバータ２１
と、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ３と、Ｎ
チャネル型ＭＯＳトランジスタＱ４と、ブートストラッ
プ容量ＣBSt とによって構成されている。尚、寄生容量
ＣPAR は昇圧電源ＶBSt に寄生する容量である。
示すように、信号φBSt を入力とするインバータ２１
と、Ｐチャネル型ＭＯＳトランジスタＱ２，Ｑ３と、Ｎ
チャネル型ＭＯＳトランジスタＱ４と、ブートストラッ
プ容量ＣBSt とによって構成されている。尚、寄生容量
ＣPAR は昇圧電源ＶBSt に寄生する容量である。
【００１４】また、上記のワード線駆動回路３は、図７
に示すように、アドレス信号及びワード線活性化信号φ
WLを入力とするナンド（ＮＡＮＤ）回路３１と、Ｐチャ
ネル型ＭＯＳトランジスタＱ６，Ｑ７と、Ｎチャネル型
ＭＯＳトランジスタＱ５，Ｑ８とによって構成されてい
る。
に示すように、アドレス信号及びワード線活性化信号φ
WLを入力とするナンド（ＮＡＮＤ）回路３１と、Ｐチャ
ネル型ＭＯＳトランジスタＱ６，Ｑ７と、Ｎチャネル型
ＭＯＳトランジスタＱ５，Ｑ８とによって構成されてい
る。
【００１５】図９は従来例の動作波形図である。この図
９を用いて上記のワード線ブースト回路２及びワード線
駆動回路３の動作について説明する。
９を用いて上記のワード線ブースト回路２及びワード線
駆動回路３の動作について説明する。
【００１６】まず、時刻０の時、信号φBSt はＶccレベ
ルにあり、Ｐチャネル型ＭＯＳトランジスタＱ３はオフ
状態、Ｐチャネル型ＭＯＳトランジスタＱ２及びＮチャ
ネル型ＭＯＳトランジスタＱ４はオン状態にあるため、
昇圧電源ＶBSt はＶccレベルにプリチャージされてい
る。
ルにあり、Ｐチャネル型ＭＯＳトランジスタＱ３はオフ
状態、Ｐチャネル型ＭＯＳトランジスタＱ２及びＮチャ
ネル型ＭＯＳトランジスタＱ４はオン状態にあるため、
昇圧電源ＶBSt はＶccレベルにプリチャージされてい
る。
【００１７】次に、時刻ｔ１にて信号φBSt がＶccレベ
ルからＧＮＤレベルに反転し始めると、次第にＰチャネ
ル型ＭＯＳトランジスタＱ３はオン状態、Ｐチャネル型
ＭＯＳトランジスタＱ２及びＮチャネル型ＭＯＳトラン
ジスタＱ４はオフ状態となり、同時にインバータ２１の
出力がＧＮＤレベルからＶccレベルに上昇し始める。す
なわち、ブートストラップ容量ＣBSt が充電され始め
る。
ルからＧＮＤレベルに反転し始めると、次第にＰチャネ
ル型ＭＯＳトランジスタＱ３はオン状態、Ｐチャネル型
ＭＯＳトランジスタＱ２及びＮチャネル型ＭＯＳトラン
ジスタＱ４はオフ状態となり、同時にインバータ２１の
出力がＧＮＤレベルからＶccレベルに上昇し始める。す
なわち、ブートストラップ容量ＣBSt が充電され始め
る。
【００１８】したがって、時刻ｔ２においてブートスト
ラップ効果が始まり、時刻ｔ３において昇圧電源ＶBSt
の昇圧がＶcc＋Ｖαレベルまで行われる。尚、Ｖαはブ
ートストラップ容量ＣBSt と寄生容量ＣPAR との比率に
よって変わり、ＣBSt ≫ＣPAR であれば、Ｖαは電源電
圧Ｖccとほぼ等しくなる。
ラップ効果が始まり、時刻ｔ３において昇圧電源ＶBSt
の昇圧がＶcc＋Ｖαレベルまで行われる。尚、Ｖαはブ
ートストラップ容量ＣBSt と寄生容量ＣPAR との比率に
よって変わり、ＣBSt ≫ＣPAR であれば、Ｖαは電源電
圧Ｖccとほぼ等しくなる。
【００１９】次に、時刻ｔ４において、ワード線活性化
信号φWLがＧＮＤレベルからＶccレベルに上昇すること
によって、Ｐチャネル型ＭＯＳトランジスタＱ７がオン
状態、Ｐチャネル型ＭＯＳトランジスタＱ６及びＮチャ
ネル型ＭＯＳトランジスタＱ８がオフ状態に向かい、ワ
ード線ＷＬの電圧は時刻ｔ５から上昇し、時刻ｔ６でＶ
cc＋Ｖαとなる。
信号φWLがＧＮＤレベルからＶccレベルに上昇すること
によって、Ｐチャネル型ＭＯＳトランジスタＱ７がオン
状態、Ｐチャネル型ＭＯＳトランジスタＱ６及びＮチャ
ネル型ＭＯＳトランジスタＱ８がオフ状態に向かい、ワ
ード線ＷＬの電圧は時刻ｔ５から上昇し、時刻ｔ６でＶ
cc＋Ｖαとなる。
【００２０】上記のワード線ＷＬの電圧と動作下限電圧
ＶccMIN との関係に関し、回路シミュレーションを実施
した結果を図１０に示す。この図１０に示す如く、ワー
ド線ＷＬの昇圧電位がＶcc＋ＶTNレベル近傍にあるとき
が、低電圧動作可能であることが分かる。
ＶccMIN との関係に関し、回路シミュレーションを実施
した結果を図１０に示す。この図１０に示す如く、ワー
ド線ＷＬの昇圧電位がＶcc＋ＶTNレベル近傍にあるとき
が、低電圧動作可能であることが分かる。
【００２１】また、上述した方法では、ある電源電圧で
ワード線ＷＬの昇圧電位をＶcc＋ＶTNレベルに調節でき
たとしても、図１１に示すように、ワイドレンジの電源
電圧で全てＶcc＋ＶTNレベル程度にすることは不可能で
ある。
ワード線ＷＬの昇圧電位をＶcc＋ＶTNレベルに調節でき
たとしても、図１１に示すように、ワイドレンジの電源
電圧で全てＶcc＋ＶTNレベル程度にすることは不可能で
ある。
【００２２】ワード線ＷＬの電位は上記の理由でＶcc＋
ＶTNレベル近傍まで昇圧することが理想的であるが、製
造バラツキ等によってブートストラップ容量ＣBSt と寄
生容量ＣPAR との比率が狂うことによって、ワード線Ｗ
Ｌの昇圧電位がＶcc＋ＶTNレベルより低すぎたり、ある
いはＶcc＋ＶTNレベルより高すぎたりする場合がある。
ＶTNレベル近傍まで昇圧することが理想的であるが、製
造バラツキ等によってブートストラップ容量ＣBSt と寄
生容量ＣPAR との比率が狂うことによって、ワード線Ｗ
Ｌの昇圧電位がＶcc＋ＶTNレベルより低すぎたり、ある
いはＶcc＋ＶTNレベルより高すぎたりする場合がある。
【００２３】ワード線ＷＬの昇圧電位がＶcc＋ＶTNレベ
ルより低すぎる場合、書込み直後の記憶ノードの電圧が
電源電圧Ｖcc以下となり、低電圧動作マージンが悪くな
る。
ルより低すぎる場合、書込み直後の記憶ノードの電圧が
電源電圧Ｖcc以下となり、低電圧動作マージンが悪くな
る。
【００２４】一方、ワード線ＷＬの昇圧電位がＶcc＋Ｖ
TNレベルより高すぎる場合、書込み直後の記憶ノードの
電圧は電源電圧Ｖccとほぼ等しくなるが、メモリセルの
転送ゲートトランジスタと駆動トランジスタとの電流能
力比が小さくなってしまうため、低電圧動作マージンが
悪くなる。
TNレベルより高すぎる場合、書込み直後の記憶ノードの
電圧は電源電圧Ｖccとほぼ等しくなるが、メモリセルの
転送ゲートトランジスタと駆動トランジスタとの電流能
力比が小さくなってしまうため、低電圧動作マージンが
悪くなる。
【００２５】
【発明が解決しようとする課題】上述した従来のスタチ
ック型半導体記憶装置では、製造バラツキ等によってブ
ートストラップ容量ＣBSt と寄生容量ＣPAR との比率が
狂い、ワード線の昇圧電位がばらついてしまうため、ワ
ード線の昇圧電位をＶcc＋ＶTNレベル近傍に調節するこ
とが困難である。
ック型半導体記憶装置では、製造バラツキ等によってブ
ートストラップ容量ＣBSt と寄生容量ＣPAR との比率が
狂い、ワード線の昇圧電位がばらついてしまうため、ワ
ード線の昇圧電位をＶcc＋ＶTNレベル近傍に調節するこ
とが困難である。
【００２６】また、ある電源電圧でワード線の昇圧電位
をＶcc＋ＶTNレベル程度に調節できたとしても、ワイド
レンジの電源電圧で全てＶcc＋ＶTNレベル近傍に調節す
るのは不可能である。
をＶcc＋ＶTNレベル程度に調節できたとしても、ワイド
レンジの電源電圧で全てＶcc＋ＶTNレベル近傍に調節す
るのは不可能である。
【００２７】そこで、本発明の目的は上記の問題点を解
消し、ワード線の昇圧電位をワイドレンジの電源電圧で
全てＶcc＋ＶTNレベル近傍に調節することができるスタ
チック型半導体記憶装置を提供することにある。
消し、ワード線の昇圧電位をワイドレンジの電源電圧で
全てＶcc＋ＶTNレベル近傍に調節することができるスタ
チック型半導体記憶装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明によるスタチック
型半導体記憶装置は、ワード線の電位を電源電圧以上に
昇圧する昇圧回路を備えたスタチック型半導体記憶装置
であって、前記ワード線の電位を前記電源電圧にメモリ
セルの転送ゲートの閾値電圧を加えた値近傍に抑制する
抑制手段を備えている。
型半導体記憶装置は、ワード線の電位を電源電圧以上に
昇圧する昇圧回路を備えたスタチック型半導体記憶装置
であって、前記ワード線の電位を前記電源電圧にメモリ
セルの転送ゲートの閾値電圧を加えた値近傍に抑制する
抑制手段を備えている。
【００２９】
【作用】Ｎチャネル型ＭＯＳトランジスタのソースを電
源電圧Ｖccに接続し、ドレイン及びゲートをワード線ブ
ースト回路からの昇圧電圧ＶBSt に接続する。この状態
で、ワード線ブースト回路からの昇圧電圧ＶBSt がＶcc
＋ＶTNレベル以上になると、Ｎチャネル型ＭＯＳトラン
ジスタがオン状態となり、昇圧電圧ＶBSt をＶcc＋ＶTN
レベル程度に抑制する。
源電圧Ｖccに接続し、ドレイン及びゲートをワード線ブ
ースト回路からの昇圧電圧ＶBSt に接続する。この状態
で、ワード線ブースト回路からの昇圧電圧ＶBSt がＶcc
＋ＶTNレベル以上になると、Ｎチャネル型ＭＯＳトラン
ジスタがオン状態となり、昇圧電圧ＶBSt をＶcc＋ＶTN
レベル程度に抑制する。
【００３０】これによって、昇圧電圧ＶBSt 及びワード
線ＷＬの電位をＶcc＋ＶTNレベル近傍に調節可能とな
り、低電圧動作マージンが向上し、ワード線ＷＬの昇圧
電位がワイドレンジの電源電圧で全てＶcc＋ＶTNレベル
近傍に調節可能となる。
線ＷＬの電位をＶcc＋ＶTNレベル近傍に調節可能とな
り、低電圧動作マージンが向上し、ワード線ＷＬの昇圧
電位がワイドレンジの電源電圧で全てＶcc＋ＶTNレベル
近傍に調節可能となる。
【００３１】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００３２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるス
タチック型半導体記憶装置はＮチャネル型ＭＯＳトラン
ジスタＱ１からなる抑制回路１を付加した以外は図５に
示す従来のスタチック型半導体記憶装置と同様の構成と
なっており、同一構成要素には同一符号を付してある。
また、同一構成要素の動作は従来のスタチック型半導体
記憶装置と同様の動作となっている。
ック図である。図において、本発明の一実施例によるス
タチック型半導体記憶装置はＮチャネル型ＭＯＳトラン
ジスタＱ１からなる抑制回路１を付加した以外は図５に
示す従来のスタチック型半導体記憶装置と同様の構成と
なっており、同一構成要素には同一符号を付してある。
また、同一構成要素の動作は従来のスタチック型半導体
記憶装置と同様の動作となっている。
【００３３】抑制回路１のＮチャネル型ＭＯＳトランジ
スタＱ１はソースを電源電圧Ｖccに接続し、ドレイン及
びゲートをワード線ブースト回路２からの昇圧電圧ＶBS
t に接続している。
スタＱ１はソースを電源電圧Ｖccに接続し、ドレイン及
びゲートをワード線ブースト回路２からの昇圧電圧ＶBS
t に接続している。
【００３４】したがって、ワード線ブースト回路２から
の昇圧電圧ＶBSt がＶcc＋ＶTNレベル以上になると、Ｎ
チャネル型ＭＯＳトランジスタＱ１がオン状態となり、
昇圧電圧ＶBSt をＶcc＋ＶTNレベル程度に抑制する。
の昇圧電圧ＶBSt がＶcc＋ＶTNレベル以上になると、Ｎ
チャネル型ＭＯＳトランジスタＱ１がオン状態となり、
昇圧電圧ＶBSt をＶcc＋ＶTNレベル程度に抑制する。
【００３５】図２は本発明の一実施例の動作波形図であ
る。これら図１と図２と図６と図７とを用いて図１のワ
ード線ブースト回路２及びワード線駆動回路３の動作に
ついて説明する。
る。これら図１と図２と図６と図７とを用いて図１のワ
ード線ブースト回路２及びワード線駆動回路３の動作に
ついて説明する。
【００３６】まず、時刻０の時、信号φBSt はＶccレベ
ルにあり、Ｐチャネル型ＭＯＳトランジスタＱ３はオフ
状態、Ｐチャネル型ＭＯＳトランジスタＱ２及びＮチャ
ネル型ＭＯＳトランジスタＱ４はオン状態にあるため、
昇圧電源ＶBSt はＶccレベルにプリチャージされてい
る。
ルにあり、Ｐチャネル型ＭＯＳトランジスタＱ３はオフ
状態、Ｐチャネル型ＭＯＳトランジスタＱ２及びＮチャ
ネル型ＭＯＳトランジスタＱ４はオン状態にあるため、
昇圧電源ＶBSt はＶccレベルにプリチャージされてい
る。
【００３７】次に、時刻ｔ１にて信号φBSt がＶccレベ
ルからＧＮＤレベルに反転し始めると、次第にＰチャネ
ル型ＭＯＳトランジスタＱ３はオン状態、Ｐチャネル型
ＭＯＳトランジスタＱ２及びＮチャネル型ＭＯＳトラン
ジスタＱ４はオフ状態となり、同時にインバータ２１の
出力がＧＮＤレベルからＶccレベルに上昇し始める。す
なわち、ブートストラップ容量ＣBSt が充電され始め
る。
ルからＧＮＤレベルに反転し始めると、次第にＰチャネ
ル型ＭＯＳトランジスタＱ３はオン状態、Ｐチャネル型
ＭＯＳトランジスタＱ２及びＮチャネル型ＭＯＳトラン
ジスタＱ４はオフ状態となり、同時にインバータ２１の
出力がＧＮＤレベルからＶccレベルに上昇し始める。す
なわち、ブートストラップ容量ＣBSt が充電され始め
る。
【００３８】したがって、時刻ｔ２においてブートスト
ラップ効果が始まり、時刻ｔ３において昇圧電源ＶBSt
の昇圧がＶcc＋ＶTNレベルまで行われる。ここで、昇圧
電源ＶBSt の昇圧はＮチャネル型ＭＯＳトランジスタＱ
１によってＶcc＋ＶTNレベル程度に抑制される。
ラップ効果が始まり、時刻ｔ３において昇圧電源ＶBSt
の昇圧がＶcc＋ＶTNレベルまで行われる。ここで、昇圧
電源ＶBSt の昇圧はＮチャネル型ＭＯＳトランジスタＱ
１によってＶcc＋ＶTNレベル程度に抑制される。
【００３９】次に、時刻ｔ４において、ワード線活性化
信号φWLがＧＮＤレベルからＶccレベルに上昇すること
によって、Ｐチャネル型ＭＯＳトランジスタＱ７がオン
状態、Ｐチャネル型ＭＯＳトランジスタＱ６及びＮチャ
ネル型ＭＯＳトランジスタＱ８がオフ状態に向かい、ワ
ード線ＷＬの電圧は時刻ｔ５から上昇し、時刻ｔ６でＶ
cc＋ＶTNレベルとなる。
信号φWLがＧＮＤレベルからＶccレベルに上昇すること
によって、Ｐチャネル型ＭＯＳトランジスタＱ７がオン
状態、Ｐチャネル型ＭＯＳトランジスタＱ６及びＮチャ
ネル型ＭＯＳトランジスタＱ８がオフ状態に向かい、ワ
ード線ＷＬの電圧は時刻ｔ５から上昇し、時刻ｔ６でＶ
cc＋ＶTNレベルとなる。
【００４０】図３は本発明の一実施例におけるワード線
電圧と電源電圧との関係を示す図である。図において
は、昇圧電源ＶBSt の昇圧がＮチャネル型ＭＯＳトラン
ジスタＱ１によってＶcc＋ＶTNレベル程度に抑制される
ため、ワード線ＷＬの電位がＶcc＋ＶTNレベル近傍に調
節される状態を示している。
電圧と電源電圧との関係を示す図である。図において
は、昇圧電源ＶBSt の昇圧がＮチャネル型ＭＯＳトラン
ジスタＱ１によってＶcc＋ＶTNレベル程度に抑制される
ため、ワード線ＷＬの電位がＶcc＋ＶTNレベル近傍に調
節される状態を示している。
【００４１】図４は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例はＮ
チャネル型ＭＯＳトランジスタＱ１の代りにダイオード
Ｄ１，Ｄ２を用いた以外は図１に示す本発明の一実施例
によるスタチック型半導体記憶装置と同様の構成となっ
ており、同一構成要素には同一符号を付してある。ま
た、同一構成要素の動作は本発明の一実施例によるスタ
チック型半導体記憶装置と同様の動作となっている。
ロック図である。図において、本発明の他の実施例はＮ
チャネル型ＭＯＳトランジスタＱ１の代りにダイオード
Ｄ１，Ｄ２を用いた以外は図１に示す本発明の一実施例
によるスタチック型半導体記憶装置と同様の構成となっ
ており、同一構成要素には同一符号を付してある。ま
た、同一構成要素の動作は本発明の一実施例によるスタ
チック型半導体記憶装置と同様の動作となっている。
【００４２】ここで、抑制回路５のダイオードＤ１，Ｄ
２の順方向電圧ＶｆがＶTN≒２Ｖｆなる関係があれば、
ワード線ＷＬの電位をＶcc＋ＶTNレベル近傍にすること
ができる。尚、ダイオードＤ１，Ｄ２の代りにツェナー
ダイオードを用いても同様の効果が得られる。
２の順方向電圧ＶｆがＶTN≒２Ｖｆなる関係があれば、
ワード線ＷＬの電位をＶcc＋ＶTNレベル近傍にすること
ができる。尚、ダイオードＤ１，Ｄ２の代りにツェナー
ダイオードを用いても同様の効果が得られる。
【００４３】このように、ワード線ＷＬの電位を電源電
圧Ｖcc以上に昇圧するワード線ブースト回路２を備えた
スタチック型半導体記憶装置において、Ｎチャネル型Ｍ
ＯＳトランジスタＱ１またはダイオードＤ１，Ｄ２を接
続してワード線ＷＬの電位を電源電圧Ｖccにメモリセル
４の転送ゲートの閾値電圧ＶTNを加えた値（Ｖcc＋ＶT
N）近傍に抑制することによって、昇圧電圧ＶBSt 及び
ワード線ＷＬの電位をＶcc＋ＶTNレベル近傍に調節する
ことができ、低電圧動作マージンを向上させることがで
きる。よって、ワード線ＷＬの昇圧電位をワイドレンジ
の電源電圧で全てＶcc＋ＶTNレベル近傍に調節すること
ができる。
圧Ｖcc以上に昇圧するワード線ブースト回路２を備えた
スタチック型半導体記憶装置において、Ｎチャネル型Ｍ
ＯＳトランジスタＱ１またはダイオードＤ１，Ｄ２を接
続してワード線ＷＬの電位を電源電圧Ｖccにメモリセル
４の転送ゲートの閾値電圧ＶTNを加えた値（Ｖcc＋ＶT
N）近傍に抑制することによって、昇圧電圧ＶBSt 及び
ワード線ＷＬの電位をＶcc＋ＶTNレベル近傍に調節する
ことができ、低電圧動作マージンを向上させることがで
きる。よって、ワード線ＷＬの昇圧電位をワイドレンジ
の電源電圧で全てＶcc＋ＶTNレベル近傍に調節すること
ができる。
【００４４】尚、本発明の一実施例ではワード線ＷＬの
昇圧電位をＶcc＋ＶTNレベル近傍に抑制する手段として
Ｎチャネル型ＭＯＳトランジスタＱ１またはダイオード
Ｄ１，Ｄ２を用いているが、チェナーダイオード等の他
の抑制手段を用いることも可能であり、これに限定され
ない。
昇圧電位をＶcc＋ＶTNレベル近傍に抑制する手段として
Ｎチャネル型ＭＯＳトランジスタＱ１またはダイオード
Ｄ１，Ｄ２を用いているが、チェナーダイオード等の他
の抑制手段を用いることも可能であり、これに限定され
ない。
【００４５】尚、請求項の記載に関連して本発明はさら
に次の態様をとりうる。
に次の態様をとりうる。
【００４６】（１）記憶情報を蓄える記憶ノードとビッ
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制する抑制手段を有す
ることを特徴とするスタチック型半導体記憶装置。
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制する抑制手段を有す
ることを特徴とするスタチック型半導体記憶装置。
【００４７】（２）記憶情報を蓄える記憶ノードとビッ
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制するＮチャネル型Ｍ
ＯＳトランジスタを有することを特徴とするスタチック
型半導体記憶装置。
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制するＮチャネル型Ｍ
ＯＳトランジスタを有することを特徴とするスタチック
型半導体記憶装置。
【００４８】（３）記憶情報を蓄える記憶ノードとビッ
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制するＮチャネル型Ｍ
ＯＳトランジスタを有し、前記Ｎチャネル型ＭＯＳトラ
ンジスタのドレイン及びゲートに前記昇圧回路の出力を
接続しかつ前記Ｎチャネル型ＭＯＳトランジスタのソー
スに前記電源電圧を接続するようにしたことを特徴とす
るスタチック型半導体記憶装置。
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制するＮチャネル型Ｍ
ＯＳトランジスタを有し、前記Ｎチャネル型ＭＯＳトラ
ンジスタのドレイン及びゲートに前記昇圧回路の出力を
接続しかつ前記Ｎチャネル型ＭＯＳトランジスタのソー
スに前記電源電圧を接続するようにしたことを特徴とす
るスタチック型半導体記憶装置。
【００４９】（４）記憶情報を蓄える記憶ノードとビッ
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制するダイオードを有
することを特徴とするスタチック型半導体記憶装置。
ト線との間に挿入されかつワード線に接続された転送ゲ
ートと、前記ワード線の電位を電源電圧以上に昇圧する
昇圧回路とを備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧に前記転送ゲー
トの閾値電圧を加えた値近傍に抑制するダイオードを有
することを特徴とするスタチック型半導体記憶装置。
【００５０】
【発明の効果】以上説明したように本発明によれば、ワ
ード線の電位を電源電圧以上に昇圧する昇圧回路を備え
たスタチック型半導体記憶装置において、ワード線の電
位を電源電圧にメモリセルの転送ゲートの閾値電圧を加
えた値近傍に抑制することによって、ワード線の昇圧電
位をワイドレンジの電源電圧で全てＶcc＋ＶTNレベル近
傍に調節することができるという効果がある。
ード線の電位を電源電圧以上に昇圧する昇圧回路を備え
たスタチック型半導体記憶装置において、ワード線の電
位を電源電圧にメモリセルの転送ゲートの閾値電圧を加
えた値近傍に抑制することによって、ワード線の昇圧電
位をワイドレンジの電源電圧で全てＶcc＋ＶTNレベル近
傍に調節することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作波形図である。
【図３】本発明の一実施例におけるワード線電圧と電源
電圧との関係を示す図である。
電圧との関係を示す図である。
【図４】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図５】従来例の構成を示すブロック図である。
【図６】図５のワード線ブースト回路の構成を示す回路
図である。
図である。
【図７】図５のワード線駆動回路の構成を示す回路図で
ある。
ある。
【図８】図５のメモリセル回路の構成を示す回路図であ
る。
る。
【図９】従来例の動作波形図である。
【図１０】従来例のワード線電圧と動作下限電圧との関
係を示す図である。
係を示す図である。
【図１１】従来例のワード線電圧と電源電圧との関係を
示す図である。
示す図である。
１，５ 抑制回路 ２ ワード線ブースト回路 ３ ワード線駆動回路 ４ メモリセル Ｑ１ Ｎチャネル型ＭＯＳトランジスタ Ｄ１，Ｄ２ ダイオード ＷＬ ワード線 ＤＧ１，ＤＧ２ ビット線 ＶBSt 昇圧電圧
Claims (4)
- 【請求項１】 ワード線の電位を電源電圧以上に昇圧す
る昇圧回路を備えたスタチック型半導体記憶装置であっ
て、前記ワード線の電位を前記電源電圧にメモリセルの
転送ゲートの閾値電圧を加えた値近傍に抑制する抑制手
段を有することを特徴とするスタチック型半導体記憶装
置。 - 【請求項２】 前記抑制手段は、Ｎチャネル型ＭＯＳト
ランジスタからなることを特徴とする請求項１記載のス
タチック型半導体記憶装置。 - 【請求項３】 前記Ｎチャネル型ＭＯＳトランジスタ
は、ドレイン及びゲートに前記昇圧回路の出力を接続し
かつソースに前記電源電圧を接続するよう構成されたこ
とを特徴とする請求項２記載のスタチック型半導体記憶
装置。 - 【請求項４】 前記抑制手段は、ダイオードからなるこ
とを特徴とする請求項１記載のスタチック型半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245738A JPH08111094A (ja) | 1994-10-12 | 1994-10-12 | スタチック型半導体記憶装置 |
| US08/535,723 US5642315A (en) | 1994-10-12 | 1995-09-28 | Static type of semiconductor memory device having great low voltage operation margin |
| KR1019950034837A KR0170009B1 (ko) | 1994-10-12 | 1995-10-11 | 저전압 동작 마진이 큰 스태틱형 반도체 메모리 장치 |
| DE69522408T DE69522408T2 (de) | 1994-10-12 | 1995-10-12 | Statische Speicheranordnung für niedrige Spannung mit grosser Betriebstoleranz |
| EP95116106A EP0709852B1 (en) | 1994-10-12 | 1995-10-12 | Static type of semiconductor memory device having great low voltage operation margin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245738A JPH08111094A (ja) | 1994-10-12 | 1994-10-12 | スタチック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111094A true JPH08111094A (ja) | 1996-04-30 |
Family
ID=17138072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6245738A Pending JPH08111094A (ja) | 1994-10-12 | 1994-10-12 | スタチック型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5642315A (ja) |
| EP (1) | EP0709852B1 (ja) |
| JP (1) | JPH08111094A (ja) |
| KR (1) | KR0170009B1 (ja) |
| DE (1) | DE69522408T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011138570A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | ワード線駆動回路 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3220035B2 (ja) * | 1997-02-27 | 2001-10-22 | エヌイーシーマイクロシステム株式会社 | スタチック型半導体記憶装置 |
| JPH10247398A (ja) * | 1997-03-05 | 1998-09-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその検査方法 |
| US6215708B1 (en) * | 1998-09-30 | 2001-04-10 | Integrated Device Technology, Inc. | Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness |
| KR100554135B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 워드라인 부트스트랩 회로 |
| KR100558538B1 (ko) * | 1999-01-19 | 2006-03-10 | 삼성전자주식회사 | 에스 램 셀의 전원 승압 회로 |
| US6225849B1 (en) * | 2000-02-25 | 2001-05-01 | Advanced Micro Devices, Inc. | High speed, high precision, power supply and process independent boost level clamping technique |
| KR100493889B1 (ko) * | 2002-06-11 | 2005-06-10 | 신미혜 | 젤라틴을 이용한 셀러드 드레싱 및 그 제조방법 |
| US7352609B2 (en) * | 2005-08-15 | 2008-04-01 | International Business Machines Corporation | Voltage controlled static random access memory |
| US7466582B2 (en) * | 2005-08-15 | 2008-12-16 | International Business Machines Corporation | Voltage controlled static random access memory |
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| US7430148B2 (en) * | 2005-11-17 | 2008-09-30 | Altera Corporation | Volatile memory elements with boosted output voltages for programmable logic device integrated circuits |
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| US8072237B1 (en) | 2009-06-04 | 2011-12-06 | Altera Corporation | Computer-aided design tools and memory element power supply circuitry for selectively overdriving circuit blocks |
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| US9444460B1 (en) | 2013-11-22 | 2016-09-13 | Altera Corporation | Integrated circuits with programmable overdrive capabilities |
| US10121534B1 (en) | 2015-12-18 | 2018-11-06 | Altera Corporation | Integrated circuit with overdriven and underdriven pass gates |
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- 1994-10-12 JP JP6245738A patent/JPH08111094A/ja active Pending
-
1995
- 1995-09-28 US US08/535,723 patent/US5642315A/en not_active Expired - Lifetime
- 1995-10-11 KR KR1019950034837A patent/KR0170009B1/ko not_active IP Right Cessation
- 1995-10-12 EP EP95116106A patent/EP0709852B1/en not_active Expired - Lifetime
- 1995-10-12 DE DE69522408T patent/DE69522408T2/de not_active Expired - Fee Related
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| EP0709852B1 (en) | 2001-08-29 |
| EP0709852A3 (en) | 1998-05-20 |
| DE69522408T2 (de) | 2002-05-29 |
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