DE3435612A1 - Oberflaechen-halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Oberflaechen-halbleitervorrichtung und verfahren zu ihrer herstellung

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Description

  • Oberflächen-Halbleitervorrichtung und Verfahren zu
  • ihrer Herstellung Die Erfindung bezieht sich auf eine Oberflächen-Halbleitervorrichtung (insulated gate semiconductor device) mit einem Basis-Source-Elektrodenkurzschluß und ein Verfahren zur Herstellung dieses Kurzschlusses.
  • Oberflächen-Halbleitervorrichtungen sind Vorrichtungen mit einem Gate oder einer Steuerelektrode, die isoliert von Halbleitermaterial beabstandet ist zum Ändern der Leitfähigkeit des Halbleitermaterials unterhalb des Gate. Zu üblichen Oberflächen-Halbleitervorrichtungen gehören die bekannten Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Oberflächen-Transistoren (IGT oder Insulated Gate Transistors), die früher als auch "Insulated Gate Rectifiers" bezeichnet wurden und in einem Artikel von B.J. Baliga u. a. "The Insulated Gate Rectifier(IGR): A New PowerSwitching Device", IDEM (Dezember 1982), Seiten 264 bis 267beschrieben sind. Sowohl MOSFETs als auch IGTs weisen üblicherweise eine Vielzahl sich wiederholender einzelner "Zellen" auf, wobei das Stromführungsvermögen der Vorrichtung größer wird, wenn die Zellengröße kleiner gemacht wird.
  • In MOSFETs und IGTs wird üblicherweise ein Basis-Source-Elektrodenkurzschluß verwendet, und meistens bildet ein Teil der Source-Elektrode einen elektrischen Kurzschluß zwischen einem P-leitenden oder moderat dotierten Basisbereich und einem N+-leitenden oder stark dotierten Sourcebereich. Dadurch wird besser sichergestellt, daß der Basis-Source-PN-Ubergang zwischen dem P-leitenden Basisbereich und dem N+leitenden Source-Bereich nicht in Vorwärtsrichtung (beispielsweise aufgrund des Löcherstroms in dem P+-leitenden Bereich) so stark vorgespannt wird, daß die N+-leitende Source eine Elektroneninjektion in den P-leitenden Basisbereich über den Bas#is-Source-PN-Ubergang beginnt. Eine derartige Elektroneninjektion ist nachteilig sowohl für MOSFETs als auch IGTs. Bei einem IGT beispielsweise hat eine derartige Elektoneninjektion ein Einrasten der Vorrichtung in einen durchgeschalteten oder stromleitenden Zustand, wie bei einem Thyristor, zur Folge mit einem damit verbundenen Verlust der Gatesteuerung für den Strom der Vorrichtung.
  • Selbst wenn der vorstehend beschriebene bekannte Basis-Source-Elektroden-Kurschluß verwendet wird, kann der Löcherstrom in dem P-leitenden Basisbereich immer noch einen Spannungsabfall über dem Basis-Source-PN-Ube#ang bewirken, der ausreicht, damit eine unerwünschte Elektrodeninjektion durch den N+-leitenden Sourcebereich entsteht. Eine bekannte Maßnahme, um den Löcherstromspannungsabfall in dem P-leitenden Basisbereich und somit die Wahrscheinlichkeit einer unerwünschten Elektroneninjektion durch den N+-leitenden Sourcebereich auf ein Minimum zu senken, besteht darin, durch die Verwendung einer speziell ausgerichteten Maske einen P+-leitenden oder stark dotierten Kurzschlußbereich in einem gewählten Abschnitt des P-leitenden Basisbereiches neben dem Basis-Source-PN-Ubergang zu bilden. Ein Löcherstrom, der dementsprechend in dem P+-leitendem Kurzschlußbereich fließt, ruft lediglich einen kleinen Spannungsabfall darin hervor/ und demzufolge entsteht mit einer geringeren Wahrscheinlichkeit eine unerwünschte Elektroneninjektion durch den N+-leitenden Sourcebereich.
  • Ein Nachteil der vorstehend beschriebenen Maßnahme zum Minimieren des Löcherstrom -Spannungsabfalls über dem Basis-Source-PN-#bergang ist die Notwendigkeit, eine speziell ausgerichtete Maske zu haben, um den P+-leitenden Kurzschlußbereich zu bilden.
  • Dies erhöht in signifikanter Weise die Fertigungskosten und erfordert eine größere Zellengröße, was ein vermindertes Stromführungsvermögen der Vorrichtung zur Folge hat.
  • Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Oberflächen-Halbleitervorrichtung mit einem höchst effektiven Basis-Source-Elektrodenkurzschluß zu schaffen. Hierbei soll gegenüber bekannten Vorrichtungen eine verminderte Zellengröße erreicht werden. Der Basis-Source-Elektrodenkurzschluß soll mit einer nur geringfügigen Erhöhung der Komplexizität und der Kosten der Fertigung erreicht werden. Weiterhin soll ein Verfahren geschaffen werden, um einen verbesserten Kurzschlußbereich in einer Halbleitervorrichtung mit einem Basis-Source-Elektrodenkurzschluß zu fertigen.
  • Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung wird eine Halbleitervorrichtung mit einem verbesserten Basis-Source-Elektrodenkurzschluß geschaffen. Die Vorrichtung weist einen Haibleiter-Wafer mit einer im esentlichen planaren oberen Oberfläche auf und enthält: Eine N-leitende Spannungsunterstützungsschicht, einen P-leitenden Basisbereich, der über der N+-leitenden Spannungsunterstützungsschicht liegt und einen Abschnitt aufweist, der nahe der oberen Oberfläche des Wafers endet, und einen N+-leitenden Sourcebereich, der über dem P-leitenden Basisbereich liegt. Die Halbleitervorrichtung enthält ein Gate über dem Wafer und in isolierendem Abstand davon und eine Source-Elektrode, die über dem Wafer angeordnet ist und leitend mit dem N+-leitenden Sourcebereich verbunden ist. Ein P+-leitender implantierter Kurzschlußbereich ist in dem Wa£er enthalten, wobei wenigstens der Hauptabschnitt davon unterhalb der Ebene der oberen Waseroberfläche angeordnet ist und an den N+-leitenden Source- und P-leitenden Basisbereichen angrenzt.
  • Dieser implantierte Kurzschlußbereich besitzt eine höhere Leitfähigkeit als der P-leitende Basisbereich und ist mit der Source-Elektrode leitend verbunden, um so den Kurzschluß zwischen dem P-leitenden Basisbereich und der Source-Elektrode zu schließen.
  • Weiterhin wird erfidungsgemän ein Verfahren geschaffen zum Herstellen eines implantierten Kurzschlußbereiches in einer Oberflächen-Halbleitervorrichtung. Bei diesem Verfahren wird ein Halbleiter-Wafer mit einer im wesentlichen planaren oberen Oberfläche geschaffen und mit, sukzessive aneinander angrenzend, einem N+-leitenden Sourcebereich, einem P-leitenden Basisbereich und einer N-leitenden Spannungsunterstützungsschicht versehen. Auf dem Wafer wird ein Gate gebildet, das in einem isolierenden Abstand von dem Wafer angeordnet ist. Das Gate wird als ein integrales Teil einer implantierten Maske verwendet, während in den Wafer ein P+-leitender implantierter Kurzschlußbereich bei einer ausreichend hohen Energie implantiert wird, damit der P+-leitende implantierte Kurzschlußbereich, wenigstens mit seinem Hauptteil, unterhalb der oberen Waferoberfläche und sowohl an den N+-leitenden Source- und P-leitenden Basisbereichen angrenzendangeordnet ist. Eine Source-Elektrode wird leitend mit dem N+-leitenden Source-Bereich und dem P+-leitenden implantierten Kurzschlußbereich verbunden.
  • Die Erfindung wird nun mit weiteren Merkmalen und Vorteilen anhand der Beschreibung und Zeichnung von Ausführungsbeispielen näher erläutert.
  • Figur 1 ist eine schematische Querschnittsansicht von einer bekannten Halbleitervorrichtung.
  • Figur 2 ist eine schematische Querschnittsansicht von einem Fertigungsschritt einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
  • Figur 3 ist eine detaillierte Ansicht von einem Teil der Halbleitervorrichtung gemäß Figur 2 in Verbindung mit einer Dotierungsprofilkurve für die detaillierte Ansicht.
  • Figur 4 ist eine schematische Querschnittsansicht von einem weiteren Fertigungsschritt der Halbleitervorrichtung gemäß der Erfindung.
  • Figur 5 ist eine schematische Querschnittsansicht von der fertigen Halbleitervorrichtung gemäß der Erfindung.
  • Figur 6 ist eine schematische Querschnittsansicht von einem Fertigungsschritt von einer weiteren Halbleitervorrichtung gemäß der Erfindung.
  • Figur 7 ist eine ähnliche Ansicht wie Figur 6 und zeigt einen weiteren Fertigungsschritt für die Vorrichtung gemäß Figur 6.
  • Figur 8 ist eine schematische Querschnittsansicht von der Halbleitervorrichtung gemäß den Figuren 6 und 7 im fertigen Zustand.
  • Figur 9 ist eine schematische, dreidimensionale Querschnittsansicht von einem anderen Ausführungsbeispiel der Halbleitervorrichtung gemäß den Figuren 6 bis 8, wobei ein Teil der Source-Elektrode weggeschnitten ist, um Einzelheiten des Ausführungsbeispieles besser darstellen zu können.
  • Figur 10 ist eine schematische, dreidimensionale Querschnittsansicht von einem weiteren Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung, wobei ein Teil der Source-Elektrode weggeschnitten ist, um eine Darstellung der inneren Details der Vorrichtung zu erleichtern.
  • Figur 11 ist eine schematische Querschnittsansicht von einem weiteren Ausführungsbeispiel einer erfindungsgemäßen Halbleitervorrichtung.
  • Für ein besseres Verständnis der elektrischen Funktion, die von dem implantierten Kurzschlußbereich gemäß der vorliegenden Erfindung ausgeübt wird, ist in Figur 1 eine Querschnittsansicht von einer bekannten Halbleitervorrichtung 10 dargestellt. Die Vorrichtung 10 weist eine Halbleiterscheibe bzw. ein Halbleiter-Wafer 12 mit im wesentlichen planaren oberen und unteren Oberflächen 14 bzw. 16 auf. Ein Gate 18, wie beispielseise polykristallines Silizium (sogenanntes PolysiljCcn, das ein elektrisch leitendes und optisch transparentes polykristallines Silizium ist, das in der M0S-Technologie verwendet wird), das mit N-leitendenden Verunreinigungen stark dotiert ist, ist in einem isolierenden Abstand von dem Wafer 12 durch den unteren Abschnitt der isolierenden Schicht 20 angeordnet, die in vereinfachter Form als eine einzige Schicht dargestellt ist, die aber tatsächlich eine oder mehrere Schichten aus beispielsweise Siliziumdioxid und Siliziumnitrid aufweisen kann. Weiterhin sind in der Vorrichtung eine obere oder Source-Elektrode 22 und eine untere oder Drain-Elektrode 24 enthalten.
  • Der Wafer 12 enthält einen P-leitenden Basisbereich 26, der,von oben betrachtet, beispielsweise rechtwinklig, kreisförmig oder langgestreckt sein kann. Das Gate 18 liegt über einem Abschnitt 26' der P-leitenden Basis 26 und hat somit, von oben betrachtet, in der Draufsicht die gleiche Form wie der Umfang der P-leitenden Basis 26. über dem P-leitenden Basisbereich 26 liegt ein N+-leitender Sourcebereich 28, der dazwischen einen PN-Übergang 29 bildet. An die Source-Elektrode 22 grenzt ein N+-leitender Sourcebereich 28 an und bildet üblicherweise einen geschlossenen Kreis in dem P-leitenden Basisbereich 26 mit gleicher Form wie der Umfang des P-leitenden Basisbereiches 26, wenn man von oben blickt. Demzufolge ist der rechte N+-leitende Bereich ein Teil der Schleife bzw. des Kreises des N+-leitenden Sourcebereiches 28. Ein N-leitender Spannungsunterstützungsbereich 30 liegt unter dem P-leitenden Basisbereich 26 und über einem untersten Bereich 32, der seinerseits über einer Drain-Elektrode 24 liegt. Der Bereich 32 kann in der dargestellten Weise stark dotiert sein für eine P-Leitfähigkeit oder eine N-Leitfähigkeit, wobei die erstere eine Vorrichtung 10, die einen Oberflächentransistor darstellt, und die letztere eine Vorrichtung bildet, die ein MOSFET darstellt. Die Source-Elektrodenvorrichtung 10 bildet üblicherweise eine Zelle, die sich in einer vollständigen Vorrichtung 10 vielmals wiederholt, wobei die Zellen ein gemeinsames Gate 18, eine gemeinsame Source-Elektrode 22 und eine gemeinsame Drain-Elektrode 24 aufweisen.
  • Es wird nun die Arbeitsweise der Vorrichtung 10 als ein Oberflächen-Transistor (IGT) betrachtet, d. h. wenn der unterste Bereich 32 eine P-Leitfähigkeit besitzt. Wenn das Gate 18 mit einer ausreichend hohen Spannung vorgespannt ist (in bezug auf die Source-Elektrode 22), dann verarmt der Abschnitt 26' des P-leitenden Basisbereiches 26 neben dem Gate 18 an Löchern (oder positiven Ladungsträgern) und wird mit Elektronen popoliert, um so einen sogenannten Inversions-Kanal zu bilden, der für Elektronen leitend ist. Wenn die Drain-Elektrode 24 positiver vorgespannt ist als die Source-Elektrode 22, dann fließt der Elektronenstrom 32 (schematisch bezeichnet) von der Source-Elektrode 22 über den N+-leitenden Sourcebereich 28 und den Inversionskanal im Abschnitt 26' zum N-leitenden Spannungsunterstützungsbereich 30. Löcher werden in die N-leitende Spannungsunterstützungsschicht 30 durch den P+-leitenden untersten Bereich 32 über eine Löcherstrombahn 34 injiziert, wenn der PN-Übergang 33, der zwischen diesen Schichten existiert, genügend stark in Vorwärtsrichtung vorgespannt wird (etwa 0,5 Volt für Silizium). Ein Teil des Löcherstroms 34 rekombiniert mit dem Elektronenstrom 32, wo sich deren Bahnen schneiden (beispielweise an der Stelle 36), und diese Rekombination trägt zu dem Hauptteil des Stroms der Vorrichtung bei.
  • Ein Teil des Löcherstroms 34, wie es durch die schematisch gezeigte Löcherstrombahn 38 dargestellt ist, rekombiniert jedoch nicht mit Elektronen aus der Elektronenstrombahn 32, sondern fließt statt dessen zur Source-Elektrode 22 über den P-leitenden Basisbereich 26. Der Löcherstrom 38 bewirkt einen Spannungsabfall über dem PN-Übergang 29 zwischen den Stellen A und Bt und wenn diese Spannung etwa 0,5 Volt für Siliziumvorrichtungen überschreitet, ist der N+-leitende Sourcebereich 28 veranlaßt, Elektronen in den P-leitenden Basisbereich 26 zu injizieren, und die Vorrichtung 10 ist daraufhin in einen Durchschaltzustand eingerastet, in der gleichen Weise wie ein Thyristor, und infolgedessen geht die Steuerung des Stroms der Vorrichtung durch das Gate 18 verloren.
  • Um den Spannungsabfall über dem PN-Übergang 29 zu verkleinern, der durch den Löcherstrom 38 hervorgerufen wird, ist ein P+-leitender Kurzschlußbereich 42, der strichpunktiert dargestellt ist, in dem bekannten Wafer bzw. Scheibe 12 vorgesehen. Der Bereich 42 ist stark leitend für Löcher und demzufolge ist der Spannungsabfall über dem PN-Übergang von der Stelle C zur B extrem klein. Die Implementation des P+-leitenden Kurzschlußbereiches 42 hat jedoch zwei signifikante Nachteile. Erstens wird üblicherweise ein speziell ausgerichtete Maske (nicht gedes zeigt) in dem Verfahren zur Fertigung/P+-leitenden Kurzschlußbereichs 42 verwendet. Zweitens muß der P-leitende Basisbereich 26 genügend groß sein, um Ausrichtungstoleranzen für die vorgenannte Maske aufzunehmen, was eine größere Zellengröße und ein kleineres Stromführungsvermögen in der Vorrichtung 10 zur Folge hat. Diese Nachteile werden durch die vorliegende Erfindung vermieden, was nun in Verbindung mit Figur 2 beschrieben wird.
  • In Figur 2 ist im Querschnitt ein Schritt in dem Fertigungsverfahren für eine Halbleitervorrichtung 50 gemäß der Erfindung dargestellt. Die Vorrichtung 50 enthält einen Wafer bzw. eine Scheibe aus Halbleitermaterial 52, beispielsweise Silizium, (Polysilicon) ein Gate 58, wie beispielsweise polykristallines Siliziumhochdotiert mit eine N-Leitfähigkeit bewirkenden Verunreinigungen, und eine Isolierschicht 60, deren unterer Abschnitt das Gate 58 in einem isolierenden Abstand von dem Wafer 52 anordnet. Die Isolierschicht 60 ist in vereinfachter Form als eine einzige Schicht dargestellt, sie kann aber tatsächlich eine oder mehrere Schichten aus beispielsweise Siliziumoxid und Siliziumnitrid aufweisen. Der Wafer 52 enthält einen untersten Bereich 52, der P-Leitfähigkeit (für ein IGT) oder N-Leitfähigkeit (für ein MOSFET) besitzen kann, ferner eine N-leitende Spannungsunterstützungsschicht 64, die über der untersten Schicht 62 liegt, und einen P-leitenden Basisbereich 68, der über der N-leitenden Spannungsunterstützungsschicht 64 liegt und dessen Abschnitt 68' nahe dem Gate 58 endet und der, von oben betrachtet, beispielsweise rechtwinklig, kreisförmig oder langgestreckt sein kann. Der Wafer 52 weist einen N+-leitenden Sourcebereich 72 auf, der über dem P-leitenden Basisbereich 68 liegt, wobei der oberste Abschnitt des Bereiches 70 an der oberen Oberfläche 54 des Wafers endet. Wenn der P-leitende Basisabschnitt 68' an der oberen Oberfläche 54 des Wafers endet, wie es in Figur 2 dargestellt ist, bildet die Vorrichtung 50 eine normalerweise ausgeschaltet bzw. sperrende Vorrichtung, da das Gate 58 vorgespannt werden muß, um die Vorrichtung 50 durchzuschalten. Wenn in einem alternativen Ausführungsbeispiel ein N-leitender Bereich (nicht gezeigt) zwischen dem P-leitenden Basisbereich 68' und der oberen Oberfläche 54 des Wafers eingefügt und sowohl mit dem N-leitenden Spannungsunterstützungsbereich 64 und dem N+-leitenden Sourcebereich 70 verbunden würde, dann würde die Vorrichtung 50 eine normalerweise eingeschaltet bzw.
  • durchgeschaltete Vorrichtung bilden. Das bedeutet, daß ein Elektronenstrom durch diesen N-leitenden Bereich fließen würde, wenn das Gate 58 nicht in geeigneter Weise vorgespannt wäre, um so den N-leitenden Bereich von Elektronen zu verarmen.
  • Gemäß der vorliegenden Erfindung wird ein P+leitender, implantierter Kurzschlußbereich 72 in dem Wafer 52 gebildet, indem ein P-leitendes Dotierungsmittel durch die obere Oberfläche 54 des Wafers implantiert wird, wobei das Gate 58 und der darüberliegende Abschnitt der Isolierschicht 60 als eine implantierte Maske verwendet werden. Somit kann ohne eine erforderliche, speziell ausgerichtete Maske ein P-leitender implantierter Kurzschlußbereich 72 auf einfache Weise gebildet werden, und in vorteilhafter Weise kann ein P-leitender Basisbereich 68 mit, von oben betrachtet, kleiner Größe hergestellt werden, da der P-leitende Basisbereich 68 nicht groß gemacht werden muß, um eine Ausrichtungstoleranz für eine speziell ausgerichtete Maske aufzunehmen. Infolgedessen kann die Vorrichtung 50 eine kleinere Zellengröße besitzen, was ein größeres Stromführungsvermögen zur Folge hat. Der P+-leitende, implantierte Kurzschlußbereich 72 ist zwischen dem N+-leitenden Sourcebereich 70 und dem P-leitenden Basisbereich 68 angeordnet. Der P+-leitende Kurzschlußbereich 72 kann sich weiter als in Figur 2 dargestellt nach unten in den P-leitenden Basisbereich 68 erstrecken, was eine relativ weite Toleranzgrenze bei der Auswahl einer geeigneten Implantierungsenergie zur Ausbildung eines derartigen implantierten Kurzschlußbereiches zur Folge hat.
  • Ein beispielhaftes Verfahren zur Herstellung des P+-leitenden, implantierten Kurzschlußbereiches 72 wird nun in Verbindung mit Figur 3 beschrieben, die in einer vergrößerten Detaildarstellung den Mittelabschnitt des P+-leitenden, implantierten Kurzschlußbereiches 72 gemäß Figur 2 zusammen mit dem benachbarten N+-leitenden Sourcebereich 70 und dem P-leitenden Basisbereich 68 zeigt. In Figur 3 ist ferner ein Konzentrationsprofil des Dotierungsmittels für sowohl P-leitende als auch N-leitende Dottierungsmittel dargestellt, wobei die angegebene Tiefe die Tiefe in den Wafer 52 hinein von der oberen Waferoberfläche 54 ist. Bor stellt das bevorzugte P-leitende Dotierungsmittel dar, das zur Herstellung des P+-leitenden, implantierten Kurzschlußbereiches 72 und auch des P-leitenden Basisbereiches 68 verwendet wird, während Phosphor das bevorzugte N-leitende Dotierungsmittel darstellt, das zur Bildung des N+-leitenden Sourcebereiches 70 verwendet wird. Das Bor-Dotierungsmittel sollte das Phorphor-Dotierungsmittel an einer Stelle innerhalb des ursprünglichen N+-leitenden Sourcebereiches 70, beispielsweise an der Stelle 75, überwiegen, so daß der P+-leitende implantierte Kurzschlußbereich 68 direkt an den N+-leitenden Sourcebereich 70 angrenzt.
  • Das Bor-Dotierungsprofil des P+-leitenden implantierten Kurzschlußbereiches 72, wie es in Figur 3 gezeigt ist, kann mit dem dargestellten Phosphor-Dotierungsmittelprofil beispielsweise dadurch erreicht werden, daß Bor-Dotierungsmittel bei einer hohen Implantierungsenergie von beispielsweise 190 keV mit einer Dotierungsmittelkonzentration von 2 x 10 15 Dotie-3 rungsatomen pro cm implantiert wird, was wenigstens für eine Siliziumvorrichtung gilt. Der Grund, daß die Implantierungsenergie hoch sein sollte, besteht darin, daß verhindert werden soll, daß sich der P+-leitende, implantierte Kurzschlußbereich 72 sich in seitlicher Richtung in den Abschnitt 68' des P-leitenden Basisbereiches 68 erstreckt, nachdem das Dotierungsmittel für den Bereich 72 durch einen anschließenden Erwärmungsschritt des Wafers 52 getrieben oder diffundiert ist. Somit wird die erforderliche Vorspannung des Gates 58 für zum Invertieren des Abschnitts 68' des P-leitenden Basisbereiches 68 nicht durch. die Bildung des P+-leitenden implantierten Kurzschlußbereiches 72 beeinflußt. Zusätzlich ist es wünschenswert, daß die Gesamtdicke des Gate 58 (Figur 2) und des Abschnittes der Isolierschicht 60 (Figur 2) auf dem Gate 58 ausreicht, um zu verhindern, daß das Bor-Dotierungsmittel den Abschnitt der Isolierschicht 60 unterhalb des Gates erreicht. Dies erhält unverändert durch die Bor-Implantation die erforderliche Vorspannung auf das Gate 58 zum Invertieren des Abschnittes 68' des P-leitenden Basisbereiches 68.
  • Nach der Bildung des P+-leitenden, implantierten Kurzschlußbereiches 72 wird die somit gebildete Vorrichtung 50, wie in Figur 4 dargestellt ist, mit einer Source-Metallisierung 74 versehen, die strichpunktiert dargestellt ist und beispielsweise aus Aluminium bestehen kann. Gemäß einem Merkmal der Erwindung wird die Source-Metallisierung 74 dann bei einer ausreichend hohen Temperatur für eine genügend lange Zeitperiode gesintert, um die Bildung einer eutektischen Metall-Halbleiterzusammensetzung 76 zur Folge zu haben, die strichpunktiert dargestellt ist. Diese Verbindung 76 enthält nach unten gerichtete Spitzen 78, die den P+-leitenden, implantierten Kurzschlußbereich 72 mit der Source-Metallisierung 74 leitend verbinden und auch den N+-leitenden Sourcebereich 70 mit der Source-Metallisierung 74 verbinden. Wenn beispielsweise Aluminium für die Source-Elektrode 74 und Silizium für den Wafer 52 verwendet wird, beträgt eine geeignete Sinterzeit zur Herstellung der eutektischen Verbindung 76 etwa 30 - 90 Minuten bei einer Sintertemperatur in dem Bereich von etwa 500 bis 5500C. Die Spitzen 78 der eutektischen Verbindung 76 durchdringen vorzugsweise nicht den P+-leitenden Kurzschlußbereich 72 und ragen nicht in den P-leitenden Basisbereich 68 hinein, da dies in nachteiliger Weise die Durchbruchsspannung der Vorrichtung 50 senken würde.
  • Die fertige Vorrichtung 50 hat das in Figur 5 gezeigte Aussehen und weist unterhalb des untersten Bereiches 62 eine Drain-Elektrode 80 auf, die an irgendeiner geeigneten Stelle in dem Fertigungsverfahren für die Vorrichtung 50 hergestellt werden kann, wie es für den Fachmann ohne weiteres verständlich sein wird.
  • In Figur 6 ist eine Halbleitervorrichtung 90 gemäß einem anderen Ausführungsbeispiel der Erfindung dargestellt, nachdem ein P+-leitender> implantierter Kurzschlußbereich 72' ausgebildet worden ist. Die somit gebildete Vorrichtung 90 entspricht der Vorrichtung 50 gemäß Figur 2, nachdem dort der P+-leitende, implantierte Kurzschlußbereich 72 hergestellt ist. Demzufolge haben gleiche Teile in den Vorrichtungen 90 und 50 die gleichen Bezugszeichen.
  • Gemäß dem in Figur 6 gezeigten Verfahrensschritten beseitigt eine flache Ätzung von einem Teil des N+-leitenden Sourcebereiches 70' eine Fläche aus Halbleitermaterial 92, wie es strichpunktiert dargestellt ist, von der oberen Waferoberfläche 54' bis zu wenigstens dem oberen Abschnitt des P+-leitenden, implantierten Kurzschlußbereiches 72'. Beispielsweise würde ein gerichtetes Ätzverfahren, wie beispielsweise das reaktive Ionenätzen, geeignet sein, um zwischen etwa 0,25 und 1,0,um des Halbleitermaterials 92 wegzunehmen. Wenn jedoch ein gerichtetes Ätzen nicht angewendet wird und wenn auch die Source-Metallisierung (nicht gezeigt) nur an der Wand 94 mit dem N+-leitenden Sourcebereich 70' Kontakt machen soll, würde eine flachere Ätztiefe zwischen etwa 0,25 und 0,4 rin vorgezogen.
  • Dies soll ein extensives seitliches Ätzen des N+-leitenden Sourcebereiches 70' an der Wandstelle 94 verhindern, was eine Schwierigkeit beim Aufbringen der Source-Metallisierung auf die Wand 94 des N+-leitenden Sourcebereiches 70' zur Folge haben könnte.
  • Nach Abschluß des Ätzschrittes gemäß Figur 6 wird die Vorrichtung 90 metallisiert, wie es in Figur 7 gezeigt ist, mit der Source-Metallisierung 96, die strichpunktiert dargestellt ist und die an dem N+-leitenden Sourcebereich 70' an der Wand 94 und auch an dem oberen Abschnitt des P+-leitenden, implantierten Kurzschlußbereiches 72' angenzt. Eine Drain-Metallisierung 98, die strichpunktiert dargestellt ist und an dem untersten Bereich 72' angrenzt, kann zu dieser Zeit oder zu irgendeiner anderen Zeit bei der Fertigung der Vorrichtung 90 hergestellt werden. Die fertige Halbleitervorrichtung 90 ist in Figur 8 dargestellt. Ein bevorzugtes Ausführungsbeispiel der Halbleitervorrichtung 90 gemäß Figur 8 ist in der dreidimensionalen Ansicht gemäß Figur 9 dargestellt. Obwohl sie der Klarheit halber teilweise aufgeschnitten dargestellt ist, kontaktiert die Source-Elektrode 96 den N+-leitenden Sourcebereich 70' an der Wand 94, aber zusätzlich kontaktiert der Sourcebereich 70' den Abschnitt 100 des N+-leitenden Sourcebereiches 70', der in dem Ätzschritt gemäß Figur 6 nicht geätzt wird. Der Abschnitt 100 des N+-leitenden Source-Bereiches 70' kann in geeigneter Weise hergestellt werden, indem als eine Ätzmaske in dem Ätzschritt gemäß Figur 6 ein Gitter paralleler Linien (beispielsweise 4 verwendet wird) breit mit 4 Fm Abstand/, die im wesentlichen senkrecht zur Längsachse einer rechtwinkligen öffnung 102 (s. Figur 9) in dem Gate 58' orientiert sind.
  • In Figur 10 ist eine Halbleitervorrichtung 110 gemäß einem weiteren Ausführungsbeispiel der Erfindung gezeigt, wobei sich gleiche Bezugszahlen der Vorrichtungen 110 (Figur 10) und der Vorrichtung 90' (Figur 9) auf gleiche Teile beziehen. In der Vorrichtung 110 kontaktiert die Source-Elektrode 96' den N+-leitenden Sourcebereich 70'' nur an einem Abschnitt 100'. Dieser Abschnitt 100' wird in geeigneter Weise ausgebildet, indem als eine Implantierungsmaske (wenn die P+-leitenden Bereiche 72 " , 112 und 114 inplantiert werden) ein Gitter paralleler Linien (beispielsweise 4 jim breit bei 4 e Abstand) verwendet wird, die im allgemeinen senkrecht zur Längsachse der rechtwinkligen Öffnung 102' im Gate 58 " angeordnet sind. Die Source- Elektrode 96' ist mit dem P+-leitenden, implantierten Kurzschlußbereich 72'' über einen stark leitenden Pfad, der die P+-leitenden, implantierten Bereiche 112 und 114 aufweist, leitend verbunden, die bei kleineren Implantierungsenergien als der Bereich 72'' hergestellt ist. Es sind zwar zwei P+-leitende Implantierungen 112 und 114 dargestellt, aber es können auch eine einzige Implantierung oder mehr als zwei Implantierungen verwendet werden, wobei das Kriterium darin besteht, daß diese Implantierungen einen stark leitfähigen Pfad zwischen der Source-Elektrode 96' und dem P+-leitenden, implantierten Kurzschlußbereich 72'' bilden.
  • In Figur 11 ist eine Halbleitervorrichtung 200 gezeigt, die erfindungsgemäße Merkmale in Verbindung mit einem Merkmal der bekannten Halbleitervorrichtung gemäß Figur 1 aufweist. Die Vorrichtung 200 enthält einen P+-leitenden, implantierten Kurzschlußbereich 202 gemäß der Erfindung und zusätzlich einen P-leitenden Kurzschlußbereich 42', wie er bei der bekannten Vorrichtung 10 vorgesehen ist.
  • Die Mitte 206 des P+-leitenden, implantierten Kurzschlußbereiches 202, wie sie sich von oben auf die Vorrichtung gesehen darstellt, ist in der Weise gezeigt, daß sie mit der oberen Waferoberfläche 14' in Kontakt ist, was beispielsweise daraus resultieren kann, daß der P+-leitende, implantierte Kurzschlußbereich 202 durch ein dickes Oxid (nicht gezeigt) zuvor implantiert wird, das/direkt über dem Mittelbereich 206 angeordnet wird. Ein derartiges dickes Oxid kann ein thermisch aufgewachsenes Oxid sein, das die öffnung einer Maske (nicht gezeigt) überdeckt, die zur Herstellung des P+-leitenden Kurzschlußbereiches 42' und auch des N+-leitenden Sourcebereiches 28' verwendet wird.
  • Obwohl die Zellengröße der Vorrichtung 200 üblicherweise so groß ist wie die Zellengröße der Vorrichtung 10, wobei die Vorrichtung 200 einen Oberflächen-Transistor IGT (wobei der unterste Bereich 32' P-leitend ist) aufweist, ist es weniger wahrscheinlich im Vergleich zu der bekannten IGT-Vorrichtung 10, daß er in einen leitenden oder durchgeschalteten Zustand einrastet. Dies liegt daran, daß der Löcherstrom (nicht gezeigt), der von der P+-leitenden Basis 26' zur Source-Elektrode 22' fließt, einem stärker leitenden Material mit P-Leitfähigkeit (d. h. beide Bereiche 42' und 202) begegnet als der Löcherstrom 38 in Figur 1 auf seinem Pfad von der P-leitenden Basis 26 zur Source-Elektrode 22 (d. h. nur Bereich 42).
  • In einem bevorzugten Ausführungsbeispiel der Halbleitervorrichtung 200 (s. Figur 11) wird der P+-leitenden Kurzschlußbereich 42' flacher gemacht als dies der Fall ist für den entsprechenden P+-leitenden Kurzschlußbereich 42 der bekannten Vorrichtung 10 (s. Figur 1) oder er wird völlig weggelassen (nicht gezeigt). Dies ist eine zulässige Abwandlung der Vorrichtung 200, da der P+-leitende, implantierte Kurzschlußbereich 202 zusammen mit der Source-Elektrode 271, die durch den Bereich 202 an der oberen Waferoberfläche 14' kontaktiert sind, geeignet sind, einen Basis-Source-Elektrodenkurzschluß in die Vorrichtung 200 zu implementieren. Eine vorteilhafte Folge der flacheren Ausbildung des P+-leitenden Kurzschlußbereiches 42' oder diesen bei der Vorrichtung 200 völlig wegzulassen, besteht darin, daß die Vorrichtung 200 dann mit einer kleineren Zellengröße hergestellt werden kann.
  • Die vorstehend beschriebenen Halbleitervorrichtungen mit verbesserten Basis-Source-Elektroden-Kurzschlüssen sorgen für eine wesentlich verbesserte Leistungsfähigkeit, während sie gleichzeitig einfach zu fertigen sind und kleinere Zellengrößen gestatten.
  • Es sind jedoch noch verschiedene andere Ausführungsbeispiele möglich. Beispielsweise könnten komplementäre Halbleitervorrichtungen gefertigt werden, wobei P-leitendes Material anstelle von N-leitendein Material und umgekehrt verwendet wird.
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Claims (13)

  1. Oberflächen-Halbleitervorrichtung und Verfahren zu ihrer Herstellung Ansprüche Oberflächen-Halbleitervorrichtung mit einem Basis-Source-Elektrodenkurzschluß, g e k e n n z e i c h n e t durch: eine-n Halbleiterwafer (52) mit einer im wesentlichen planaren oberen Oberfläche (54), eine in dem Wafer enthaltene Spannungsunterstützungsschicht (64) mit einem ersten Leitfähigkeitstyp, einen Basisbereich (68) des entgegengesetzten Leitfähigkeitstyp in dem Wafer, welcher Basisbereich (68) über der Spannungsunterstützungsschicht (64) liegt und einen Abschnitt (68) aufweist, der nahe der oder an der oberen Waferoberfläche 54 endet, einen Sourcebereich (70) des ersten Leitfähigkeitstyps in dem Wafer, der über dem Basisbereich (68) liegt, ein Gate (58), das mit Isolierabstand zu dem Wafer (52) angeordnet ist, eine Source-Elektrode (74), die über dem Wafer angeordnet und mit dem Sourcebereich (70) leitend verbunden ist, und einen implantierten Kurzschlußbereich (72) des zweiten Leitfähigkeitstyps in dem Wafer (52), wobei wenigstens ein Hauptteil davon unter der Ebene der oberen Waferoberfläche (54) angeordnet ist und sowohl an den Sourcebereich (70) als auch den Basisbereich (68) angrenzt, der implantierte Kurzschlußbereich (72) eine höhere Leitfähigkeit aufweist als der Basisbereich (68) und der Kurzschlußbereich (72) mit der Source-Elektrode (74) leitend verbunden ist.
  2. 2. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß eine leitfähige, eutektische Metall-Halbleiterverbindung die Source-Elektrode (74) leitend mit dem implantierten Kurzschlußbereich (72) verbindet.
  3. 3. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Source-Elektrode (74) an dem implantierten Kurzschlußbereich (72) und an Abschnitten des Sourcebereiches (70) an entsprechenden Stellen unter der Ebene der oberen Waferoberfläche (54) angrenzt.
  4. 4. Halbleitervorrichtung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß die Source-Elektrode (54) an dem Sourcebereich (70) an der Ebene der oberen Waferoberfläche (54) angrenzt.
  5. 5. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß wenigstens ein weiterer implantierter Bereich mit dem zweiten Leitfähigkeitstyp in dem Wafer vorgesehen ist, wobei der wenigstens eine weitere implantierte Bereich eine obere Oberfläche, die mit der oberen Waferoberfläche zusammenfällt, und eine untere Oberfläche aufweist, die an dem implantierten Kurzschlußbereich angrenzt und die Source-Elektrode an dem weiteren implantierten Bereich der oberen Waferoberfläche und ferner an dem Sourcebereich der oberen Waferoberfläche angrenzt.
  6. 6. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß ein zweiter Kurzschlußbereich in dem Wafer vorgesehen ist, der seitlich an dem Basisbereich angrenzt und aavon wenigstens der Hauptabschnitt/sowohl an dem implantierten Kurzschlußbereich als auch an der Spannungsunterstützungsschicht angrenzt.
  7. 7. Halbleitervorrichtung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß in dem Wafer ein Minoritätsträger-Injektionsbereich mit dem zweiten Leitfähigkeitstyp und unter der Spannungsunterstützungsschicht liegend vorgesehen ist und unter dem Minoritätsträgerinjektionsbereich eine Drain-Elektrode liegt.
  8. 8. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Sourcebereich und die Spannungsunterstützungsschicht N-leitendes Halbleitermaterial und die Basis- und implantierten Kurzschlußbereiche P-leitendes Halbleitermaterial aufweisen.
  9. 9. Halbleitervorrichtung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß der Wafer als Halbleitermaterial Silizium aufweist.
  10. 10. Verfahren zum Herstellen eines implantierten Kurzschlußbereiches in einer Oberflächen-Halbleitervorrichtung, d a d u r c h g e k e n n z e i c h n e t daß: ein Halbleiterwafer mit einer im wesentlichen planaren oberen Oberfläche hergestellt wird, der in einer suksessiv angrenzenden Anordnung einen Sourcebereich mit einem ersten Leitfähigkeitstyp, einen Basisbereich mit einem zweiten Leitfähigkeitstyp und einen Spannungsunterstützungsbereich des ersten Leitfähigkeitstyps aufweist, auf dem Wafer ein Gate ausgebildet wird, das mit Isolierabstand zu dem Wafer angeordnet ist, das Gate als ein integraler Teil einer Implantierungsmaske verwendet wird beim Implantieren eines Kurzschlußbereiches mit dem zweiten Leitfähigkeitstyp und mit einer höheren Leitfähigkeit als derjenigen des Basisbereiches, wobei die Implantierung in dem Wafer bei einer ausreichend hohen Energie ausgeführt wird, damit der implantierte Kurzschlußbereich wenigstens in seinem Hauptteil unterhalb der oberen Waferoberfläche und sowohl an dem Sourceals auch Basisbereich angrenzend ausgebildet wird, und eine Source-Elektrode mit den Source- und implantierten Kurzschlußbereichen leitend verbunden wird.
  11. 11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß bei dem leitenden Verbinden einer Source-Elektrode mit dem Sourcebereich und den implantierten Kurzschlußbereichen eine eutektische Metall-Halbleiterverbindung gebildet wird, die die Source-Elektrode mit den Source- und implantierten Kurzschlußbereichen verbindet.
  12. 12. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß beim leitenden Verbinden einer Source-Elektrode mit den Source-und implantierten Kurzschlußbereichen durch den Sourcereich zum implantierten Kurzschlußbereich geätzt wird und eine Metallschicht auf den Source- und implantierten Kurzschlußbereichen abgeschieden wird.
  13. 13. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß beim leitenden Verbinden einer Source-Elektrode mit den Source-und den implantierten Kurzschlußbereichen das Gate als ein integraler Teil einer implantierten Maske verwendet wird, während in den Wafer wenigstens ein weiterer, stark leitfähiger implantierter Bereich des zweiten Leitfähigkeitstyps implantiert wird, wobei der weitere implantierte Bereich den implantierten Kurzschlußbereich leitend mit der oberen Waferoberfläche verbindet, und daß eine Metallschicht auf ausgewählten Abschnitten des Sourcebereiches und auf dem weiteren implantierten Bereich abgeschieden wird.
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