DE3332847C2 - Oszillograf - Google Patents
OszillografInfo
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- DE3332847C2 DE3332847C2 DE19833332847 DE3332847A DE3332847C2 DE 3332847 C2 DE3332847 C2 DE 3332847C2 DE 19833332847 DE19833332847 DE 19833332847 DE 3332847 A DE3332847 A DE 3332847A DE 3332847 C2 DE3332847 C2 DE 3332847C2
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Description
Die Erfindung bezieht sich auf einen Oszillografen der im Ober
begriff des Anspruchs 1 genannten Art.
Das Bedürfnis, Darstellungen von Signalen und von deren Signal
eigenschaften entweder allein oder im Zusammenhang mit anderen
Signalen oder Vorgängen betrachten zu können, hat in den letzten
Jahren beträchtlich zugenommen. Die Bedeutung visueller Dar
stellungen ist durch die vielfachen analytischen Methoden
gewachsen, die mit immer weniger Hardware-Komponenten ausgeführt
werden können.
Aus dem US-Patent 4 104 725 sowie der Literaturstelle
"industrie-elektrik + elektronik", 1981, Nr. 18, Seite 30, 31
sind Oszillografen der eingangs genannten Art bekannt, bei denen
Signalanalysatoren in das Gehäuse des Oszillografen einbezogen
sind, um eine komplexe Signalanalyse mit einer verhältnismäßig
kompakten Instrumentenausrüstung durchzuführen. Die Signaleigen
schaften, die angezeigt werden können, werden von mit Abtast
daten der Signale arbeitenden Schaltungseinrichtungen des
Oszillografen abgeleitet. Derartige im Zeitbereich arbeitende
Geräte in Form von digitalen Speicheroszillografen, verfügen
auch über Rechenfunktionen, beispielsweise für Anstiegszeit,
Abfallzeit und Impulsbreite, sowie über zusätzliche Signalver
arbeitungsfunktionen einschließlich Filterung, Spektralanalyse,
wie beispielsweise schnelle Fourier-Transformation und Langzeit-
Signalspeicherung für einen späteren Wiederabruf und Vergleich.
Signalverarbeitungsrechner bieten zusätzliche Möglichkeiten zur
Signalmessung und Parametersichtanzeige. Jedoch kann ein einen
Digitalrechner einschließender Oszillograf mit all den eben
beschriebenen Funktionen nicht einfach durch Anhäufung der
verschiedenen Einzelgerätefunktionen in zweckmäßiger Weise
realisiert werden, da eine derartige allgemeine Ausweitung der
Oszillografenfunktionen zu einem Gerät führen würde, das ebenso
unhandlich wie ein vollständig analog arbeitender Oszillograf
gleicher Leistungsfähigkeit wäre, bei welchem jede einzelne
Parametereinstellfunktion einem eigenen Bedienungselement einer
Vielzahl von Bedienungselementen zugeordnet wäre. Jede neue
Funktion mit ihrer besonderen Analogsignalverarbeitung und ihren
besonderen Bedienungs- bzw. Steuereigenschaften stellt andere
Anforderungen an Aufbau und Auslegung des Oszillografen. Die
verschiedenen Funktionen müssen im Sinne einer zweckmäßigen
Zusammenwirkung in geeigneter Weise miteinander integriert
werden.
Das mittels eines digitalen Oszillografen zu messende Signal muß
mit hoher Genauigkeit und Auflösung abgetastet werden, und zwar
sowohl hinsichtlich der abgetasteten Amplitude als auch hin
sichtlich der Abtastperiode. Die Verarbeitungsmöglichkeiten
digitaler Oszillografen sind durch die maximalen Eingangssignal
frequenzen und die Auflösungsgenauigkeit beschränkt. Diese
Beschränkung ergibt sich insbesondere durch die Art der verwen
deten Analog-/Digitalwandlerschaltungen und der nachgeschalteten
Speicheranordnungen, die bei hohen Abtastfrequenzen einen auf
wendigen Aufbau und einen hohen Leistungsverbrauch aufweisen.
Der Erfindung liegt die Aufgabe zugrunde, einen Oszillografen
der eingangs genannten Art zu schaffen, der eine Abtastung der
analogen Eingangssignale mit hohen Abtastfrequenzen und hoher
Auflösung bei verringertem Schaltungsaufwand ermöglicht.
Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale
gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der
Unteransprüche.
Der erfindungsgemäße Oszillograf weist einen üblichen Anzeige
bildschirm zur Erzeugung einer Sichtanzeige eines genau abge
tasteten Signals auf, das in neuartiger Weise gespeichert und
dann nach jeweils besonders ausgewählten Verfahren und Parame
tern verarbeitet wird.
Die Abtastung und Speicherung des oder der analogen Eingangs
signale kann in einer modularen Baueinheit erfolgen, die
auswechselbar in einer Grundeinheit angeordnet ist. Insbesondere
enthält eine solche modulare Baueinheit einen Verstärker zur
Verstärkung pegelschwacher Signale und einen Abschwächer zur
Dämpfung von Signalen mit übergroßer Amplitude. Außerdem enthält
die modulare Baueinheit eine Schaltung zur Übermittlung des
aufbereiteten oder eingestellten Signals sowie der Parameterein
stellungen an die Grundeinheit und die Anzeigebaugruppe. Bei dem
so übermittelten Signal kann es sich um ein abgetastetes und
digitalisiertes Signal handeln oder das Signal kann einer
zusätzlichen Verarbeitung oder Aufbereitung unterzogen worden
sein. Das abgetastete Signal bildet eine Signaldarstellung die
in einer Speicheranordnung gespeichert wird, die zumindest
teilweise in der modularen Baueinheit angeordnet sein kann.
Das gespeicherte Signal kann dann zur weiteren Verarbeitung und
Sichtanzeige auf dem Oszillografen entsprechend den jeweils
besonders ausgewählten Parametern abgerufen werden.
Gemäß einer bevorzugten Ausführungsform ist die Hochgeschwin
digkeits-Signalspeicheranordnung in der Einschubeinheit ange
ordnet, um die jeweils abgetastete Signaldarstellung getrennt
von dem den Rechnerprozessen zugeordneten Speicher zu speichern.
Die Trennung der gespeicherten abgetasteten Signaldaten in der
Hochgeschwindigkeits-Speicheranordnung innerhalb der Einschub
einheit und des Rechnerdatenspeichers innerhalb der Grundeinheit
des Oszillografen ermöglicht eine wiederholte Neuberechnung ohne
Informationsverlust an den ursprünglichen Daten durch mehrfache
Signalverarbeitung. Die Hochgeschwindigkeits-Speicheranordnung
umfaßt einen hinsichtlich Arbeitsgeschwindigkeit und reduziertem
Energieverbrauch gegenüber üblichen Speichern für beliebigen
Zugriff wesentlich verbesserten Kaskadenspeicher.
Ausführungsbeispiele der Erfindung werden unter Bezugnahme auf
die anliegenden Zeichnungen mehr im einzelnen beschrieben.
In den Zeichnungen zeigen:
Fig. 1 eine Frontansicht einer Ausführungsform des
Oszillografen,
Fig. 2 ein Blockschaltbild des Oszillografen nach Fig. 1
Fig. 3 ein Blockschaltbild einer Ausführungsform des Analog-/
Digitalwandlers des Oszillografen nach Fig. 1,
Fig. 4 ein Blockschaltbild einer Ausführungsform der
Hochgeschwindigkeits-Speicheranordnung des Oszillografen
nach Fig. 2, und
Fig. 5 ein Funktionsdiagramm der Hochgeschwindigkeits-
Speicheranordnung nach Fig. 4.
Der in Fig. 1 in perspektivischer Frontansicht dargestellte
Digitalcomputer-Oszillograf weist einen Anzeigebildschirm 54
zur Sichtdarstellung von an einem Signaleingang 52 empfangenen
Signalen auf. Das empfangene Signal wird zunächst in einer
Einschubeinheit 56 aufbereitet, abgetastet und digitalisiert.
Die Einschubeinheit 56 speichert das abgetastete Signal in einer
Signal-Speicheranordnung und übermittelt es anschließend an eine
Verarbeitungseinrichtung im Hauptrahmen bzw. Hauptgehäuse 58,
das auch den Anzeigebildschirm 54 aufnimmt und eine Anzahl
von nachstehend noch erläuterten Bedienungselementen trägt.
Die Einschubeinheit 56 weist eine Anzahl von Bedienungs
tasten 60 auf, und eine Anzahl von programmierbaren
Tasten 62 und ein Netzschalter 64 sind am Hauptgehäuse 58
des Oszillografen angeordnet. Die Einschubeinheit 56 ist
durch eine Öffnung 66 in das Hauptgehäuse 58 einsteckbar,
wobei ein an der Rückseite der Einschubeinheit angeordneter
Stecker 68 in ein nicht dargestelltes, im Hauptgehäuse 58
angeordnet es Gegenelement eingreift.
Ein Blockschaltbild des Oszillografen 50 ist in Fig. 2
dargestellt. Die in Fig. 1 mit 56 bezeichnete Einschubein
heit und das mit 58 bezeichnete Hauptgehäuse sind in Fig. 2
mit 56A bzw. 58A bezeichnet. Die Einschubeinheit 56A ent
hält eine analoge Aufbereitungsschaltung 102, die typischer
weise die Funktionen Filterung, Spannungstrennung, Offset-
Einstellungen und andere an sich bekannte Analogfunktionen
wahrnimmt. Vor der Abtastung und Umsetzung in ein Digital
signal durch einen Analog/Digital-Umsetzer 106 wird die
Amplitude des Signals durch eine Abschwächerschaltung 10
eingestellt. Außerdem sind weitere Eingangs
kanäle vorgesehen, die nicht dargestellt, aber jeweils bis
zum Analog/Digital-Umsetzer 106, der einen nachstehend noch
erläuterten Wählschalter zur Eingangswahl unter verschiedenen
Analogsignalen aufweist, mit dem eben beschriebenen Eingangs
kanal identisch sind. Die erhaltenen Digitalsignale sowie
die Parametereinstellungen der Einschubeinheit werden in
einem Signalspeicher 100 gespeichert und sodann aber die
Sammelleitung 110 an den Verarbeitungsrechner 108 im
Hauptgehäuse 58A übermittelt. Die Einschubeinheit 56A
weist auch das Tastenfeld 60A mit einer Vielzahl von
vom Benutzer zu betätigenden Bedienungstasten auf. Dem
Tastenfeld 60A ist eine Anschlußschaltung zur Übermittlung
der betreffenden Bedienungssignale auf die Sammelleitung 110
zugeordnet. Die Einschubeinheit enthält einen Verarbeitungs
programm-Lesespeicher 112, der ebenfalls an die Sammel
leitung 110 angeschlossen ist. Das in diesem Lesespeicher 112
enthaltene Programm steuert die jeweils von der Bedienungs
person mittels der Bedienungstasten des Tastenfeldes 60A
gewählten Rechnerprozesse, die entsprechend dem im Lese
speicher 112 gespeicherten Programm vom Rechner 108 aus
geführt werden. Hierbei können besondere Funktionen vom
Benutzer mittels des Tastenfeldes 62A entsprechend den
Bedienungstasten 62 in Fig. 1 gewählt werden. Das Tasten
feld 62A ist über eine Anschlußschaltung 114 mit der
Sammelleitung 110 verbunden, und diese Anschlußschaltung 114
leitet auch Analogsignale zum Anzeigebildschirm 54A. Die
aufgezeichneten und verarbeiteten Digitalsignale, die vom
Benutzer gewählten Oszillografenfunktionen und die durch
die Parametersteuereinrichtung 101 eingestellten Parameter
werte der Einschubeinheit werden in einem externen Speicher
gespeichert, beispielsweise in einer Magnetplatteneinheit 59,
die über die Sammelleitung 110 mit dem Oszillografen ver
bunden ist. Die Analogschaltungen 102 und 104 und die
Anschlußschaltungen der digitalen Komponenten 60a, 112, 101,
108, 62A und 114 sind an sich bekannt und werden daher nicht
näher erläutert. Die Anschlußschaltung zwischen
dem Signalspeicher 100 und der Sammelleitung 110 ist an sich
bekannt. Der innere Aufbau des Signalspeichers 100 wird weiter
unten noch im einzelnen beschrieben.
Der Rechner 108 enthält einen
Mikroprozessor und einen diesem zugeordneten Daten- und
Programmspeicher (nicht dargestellt) und ist unter Ver
wendung von an sich bekannten Komponenten aufgebaut. Der
in der Einschubeinheit 56A enthaltene Lesespeicher 111
vergrößert den Rechnerdatenprogrammspeicher, indem er einen
bestimmten Bereich in der Speicherorganisation einnimmt, zu
welchem der Mikroprozessor des Rechners 108 über die Sammel
leitung 110 Zugriff nehmen kann. In jedem Programmlese
speicher 112 ist ein besonderer Identifikationscode ent
sprechend den mathematischen und verarbeitungsmäßigen
Funktionsmöglichkeiten gespeichert, die unter Verwendung
der betreffenden gewählten Einschubeinheit 56A mittels des
Rechners 108 der Grundeinheit des Oszillografen ausgeführt
werden können. Der Rechner 108 erzeugt auch über eine
entsprechende Schaltung, welche auf die jeweilige Stellung
des Ein-Aus-Schalters 116 anspricht, eine Sichtanzeige
der im Programmlesespeicher 112 verfügbaren besonderen
Programme auf dem Anzeigebildschirm 54A. Außerdem kann
die Liste der verfügbaren Programme abgerufen und angezeigt
werden, wenn eine oder mehrere der entsprechenden Tasten
der Tastenfelder 62A oder 60A betätigt werden. Ferner sind
im Rechner 108 Diagnoseprogramme eingebaut, die bei einer
Fehlfunktion des Rechners 108 oder anderer Komponenten des
Oszillografen 50 eine entsprechende Diagnoseinformation
erzeugen.
Die verfügbaren besonderen Verarbeitungsfunktionen des
Oszillografen 50 umfassen unter anderem die Verarbeitung und
Sichtanzeige von representativen Signalwerten nach einer
Vielfalt mathematischer Prozesse. Diese Prozesse können
derart miteinander verknüpft sein, daß verschiedene
Gleichungen nacheinander zur Ausführung mehrfacher
mathematischer Prozesse an einem bestimmten Signal ver
wendet werden können. Diese Verarbeitungsprozesse können
nach Wahl des Benutzers durch entsprechende Bedienung der
Tasten der Tastenfelder 60A und 62A in einer bestimmten
Kombination oder Reihenfolge ausgeführt werden. Weiterhin
können beim Empfang weiterer Signale durch den Oszillografen 50
die Verarbeitungsprozesse auf einer kontinuierlichen Basis
fortgeführte Neuberechnungen zur Anzeige eines zusammen
gesetzten Signals auf dem Anzeigebildschirm 54A umfassen.
Ein typischer mathematischer Prozeß ist beispielsweise
die an sich bekannte Trendanalysenfunktion. Weitere
mathematische Prozesse sind beispielsweise geometrische
Berechnungen, Zeitdifferentiationen und Intervalle
bestimmter Signale. Der Rechner erzeugt auch ein
Koordinatensignal zur Sichtanzeige von Koordinatenachsen
mit numerisch bezeichneter Achsenteilung auf dem Anzeige
bildschirm 54.
Die Elemente des in Fig. 2 dargestellten Analog/
Digital-Umsetzers 106 sind in dem Blockschaltbild 106A in
Fig. 3 näher dargestellt. Dieser Analog/Digital-Umsetzer 106
ist wahlweise in einer von drei verschiedenen Betriebsarten
betreibbar, nämlich im Einkanalbetrieb mit 100 MHz und
7-Bit-Auflösung, im Einkanalbetrieb mit 50 MHz und 8-Bit-
Auflösung, und im Zweikanalbetrieb mit 50 MHz und 7-Bit-
Auflösung, wie nachstehend noch im einzelnen erläutert wird.
Die Leitungen, welche die einzelnen Elemente der
digitalen Komponenten untereinander verbinden, weisen
typischerweise eine Mehrzahl von Adern auf, beispielsweise
8 oder 16 parallele Adern, jedoch sind diese Leitungs
verbindungen in den Zeichnungsfiguren aus Gründen der
Klarheit jeweils nur durch eine einfache Linie dargestellt.
Außerdem kann die Anzahl der jedem Element zugeordneten
Leitungsadern nach Bedarf von Ausführungsform zu Aus
führungsform unterschiedlich sein. Die analogen Eingangs
signale vom Abschwächer 104 werden von einem A/D-Umsetzer
element 120 und über einen in der Stellung A stehenden
Schalter 124 von einem A/D-Umsetzerelement 122 empfangen.
In der Stellung B des Schalters 124 kann ein Signal eines
zweiten Analogkanals empfangen werden. Über einen
Schalter 126 empfangen die A/D-Umsetzerelemente 120 und 122
außerdem Bezugssignale. Wenn der Schalter 126 in seiner
Stellung A steht, sind die Spannungsteiler in den beiden
A/D-Umsetzerelemente 120 und 122 miteinander in Reihe
geschaltet und bilden damit wirkungsmäßig einen einzigen
Spannungsteiler. Jedes A/D-Umsetzerelement erzeugt die
am wenigsten signifikanten Bits, und das Überlaufsignal
des A/D-Umsetzerelements 122 stellt das signifikanteste
Bit dar. Ein Schalter 128 wählt in Abhängigkeit von
dem Überlaufsignal jeweils eines der Ausgangssignale der
beiden A/D-Umsetzerelemente 120 und 122, wobei das Ausgangs
signal des A/D-Umsetzerelements 122 gewählt wird, solange
kein Überlauf angezeigt wird, während, wenn ein Überlauf
angezeigt wird, das Ausgangssignal des A/D-Umsetzer
elements 120 gewählt wird. Die Speicheranordnungen 210
und 250 empfangen die repräsentativen Digitalsignale über
einen Schalter 130. Das (kombinierte) 8-Bit-Ausgangssignal
wird gewählt, wenn eine 8-Bit-Auflösung gewünscht wird,
oder die Ausgangssignale beider einzelner A/D-Umsetzer
elemente 120 und 122 werden gleichzeitig gewählt, wenn
ein Zweikanalbetrieb gewünscht wird, oder diese beiden
einzelnen Ausgangssignale werden im Hochgeschwindigkeits
betrieb (100 MHz) von den beiden Speicheranordnungen 210
und 250 sequentiell gewählt.
Die Schalter 124, 126 und die Torschaltung 130 sind
entweder manuell oder durch Programmsteuerung des Rechners 108
über die Sammelleitung 110 betätigbar. Die Torschaltung und
die Schalter einschließlich des Schalters 128 sind in Fest
körpertechnik ausgeführt oder als andere an sich bekannte
Schalter ausgebildet. Die A/D-Umsetzerelemente 120 und 122
erzeugen beim Auftreten eines Umsetzungsstartsignals von
einer A/D-Steuerschaltung 132, die ihrerseits ein Signal
vom Hochfrequenztaktgeber 206 (100 MHz) des Oszillografen
empfängt, jeweils ein digitales Ausgangssignal. Die relative
Phasenbeziehung zwischen den Umsetzungsstartsignalen 131A
und 131B ist zwischen Gleichphasigkeit und einer Phasen
verschiebung von 180° wählbar, je nachdem, ob eine Daten
frequenz von 50 MHz oder 100 MHz gewünscht wird. Wenn die
beiden A/D-Umsetzerelemente 120 und 122 mit einem gemeinsamen
Eingangssignal und in Verbindung mit dem unten noch er
läuterten Speicher 100 phasenverschoben betrieben werden,
erfolgen Datenempfang, Datenabtastung, Digitalisierung
und Speicherung der Eingangssignale durch den Oszillografen
mit einer Datenfrequenz von 100 MHz.
Der A/D-Umsetzer arbeitet wahlweise je nach den
eingestellten Schalterstellungen gemäß der nachstehenden
Tafel 1 jeweils in einer von drei möglichen Betriebsarten:
Die Ausführung des Signalspeichers 100 ist im
einzelnen in dem Schaltbild nach Fig. 11 dargestellt. Das
Zeitsteuerdiagramm 150 nach Fig. 5 zeigt die typischen
Adreßzeiten 152, das Schreibsignal 1511 und die Datenein
gangssignale 156 eines Einzelspeichers für beliebigen
Zugriff (RAM-Speicher) und die Signalzeitbeziehung
adressierter Daten unter den verschiedenen RAM-Speicher
elementen des Speichers 100. Die horizontale Ordinate
ist in Intervalle von jeweils 20 ns unterteilt. Bei einem
typischen RAM-Speicher, bei welchem das Adressensignal
während einer Zeit von 120 ns stabil bleiben muß, müssen
die Eingangsdaten typischerweise für eine Zeit von etwa 60 ns
bzw. der Hälfte der Adressenzeitperiode 152 stabil sein. Im
Hochfrequenzbetrieb erzeugt der Digitalrechner-Oszillograf 50
jedoch einen von der Einschubeinheit 56A kommenden Daten
strom 158 mit viel höherer Geschwindigkeit und einer Dauer
von 10 ns pro Datenwert. Der Signalspeicher 100 nach der
Erfindung besteht aus einer Kombination von 16 RAM-Speicher
elementen, deren jeweilige Charakteristik beim Speichern
eines Datenstromes durch die in Fig. 5 dargestellten Signal
zeiten 152, 154 und 156 dargestellt ist.
Der Signalspeicher 100 weist zwei Speicheranordnungen 210
und 250 auf, die beide gleich ausgebildet sind, jedoch
empfangen die beiden Speicheranordnungen im 100-MHz-Betrieb
die Daten vom A/D-Umsetzer 106 in abwechselnder Folge. Aus
Gründen der Klarheit der Erläuterung können, mit Ausnahme
5 der oben erwähnten Unterschiede, die Arbeitsweisen der
beiden Speicheranordnungen 210 und 250 als gleich angesehen
werden. Nach dem Zeitsteuerdiagramm 150 gemäß Fig. 5 werden
die Signalwerte der Signale 162, 164, 166, 168, 172, 174,
178 und 180 in digitalisierter Form von der Speicher
anordnung 210 empfangen. Die Signale 163, 165, 167, 169,
173, 175, 179 und 181 werden von der Speicheranordnung 250
nach Fig. 4 empfangen. Die Signalwerte 178, 179 usw. werden
miteinander abwechselnd von dem A/D-Umsetzer 106 umgesetzt
und vom Speicher 100 empfangen, so daß also das Eingangs
signal des Oszillografen in 10-ns-Intervallen abgetastet
wird. Die miteinander abwechselnd umgesetzten Signale
werden von Eingangssignalverteilern 220 und 260 auf
genommen, welche den betreffenden Datenstrom zu einem
von acht Speicherelementen in jeder Speicheranordnung
weiterleiten. Die Speicherelemente 211 bis 218 und 251
bis 258 sind jeweils als in CMOS-Technik ausgeführte RAM-
Speicher ausgebildet, deren typische Signalcharakteristiken
durch die Signale 152, 154 und 156 in Fig. 5 dargestellt
sind. Die in den eben erwähnten Speicherelementen
gespeicherten Signale werden dann durch die Tätigkeit von
Ausgangsmultiplexern 230 und 270 selektiv auf die Sammel
leitung 110 übermittelt. Die Ausgangsmultiplexer und die
Speicherelemente werden von Steuerschaltungen 240 bzw. 280
gesteuert. Die Steuerschaltungen der beiden Speicher
anordnungen und der Eingangswähler in einer Torschaltung 204
arbeiten unter der Taktsteuerung eines Hochfrequenztakt
gebers 206 (100 MHz). Die Speicher
elemente werden im Multiplexbetrieb betrieben, wobei jeweils zwei
Speicherelemente am Datenfluß jedes Adressensignals, Daten
eingangssignals und Datenausgangssignals beteiligt sind.
Im einzelnen empfangen die acht Speicherelemente vier
Adressensignale A, B, C und D, die von der Steuerschaltung 240
erzeugt werden, wobei die Speicherelemente in Element
paaren 211 und 212, 213 und 214, 215 und 216, sowie 217
und 218 angeordnet sind. Die entsprechenden Speicher
elemente 251 und 252, 253 und 254, 255 und 256, sowie
257 und 258 der Speicheranordnung 250 empfangen die in
der Speicheranordnung 250 erzeugten Adressensignale A, B,
C und D. Die Adressen B, C und D können typischerweise mit
dem Adressenwert A identisch, jedoch gemäß der Darstellung
nach Fig. 5 zeitverzögert sein. Die Eingangssignalver
teiler-Signalausgänge P3,7, P4,8, P5,1 und P2,6 sind
jeweils an das entsprechende Signaleingangspaar der
Speicherelemente 213 und 217, 214 und 218, 211 und 215,
sowie 212 und 216 angeschlossen. Die Eingangssignale der
Speicheranordnung 250 werden in ähnlicher Weise durch den
Eingangssignalverteiler 260 auf die einzelnen Speicher
elementeingänge verteilt, wie in Fig. 4 dargestellt ist.
Diese Art der Verknüpfung der Speicherelemente ermöglicht
eine besonders starke Verringerung der Anzahl der
logischen Bauelemente, die im Zusammenhang mit den Daten-
und Adressensignalen benötigt werden, was besonders deshalb
ins Gewicht fällt, weil diese Elemente die mit der höchsten
Geschwindigkeit arbeitenden und die meiste Energie ver
brauchenden Elemente sind. Daher führt die Verringerung
derartiger leistungsverbrauchender Elemente zu einer
beträchtlichen Reduzierung des gesamten Leistungsverbrauchs
im Signalspeicher 100. Typischerweise sind die Eingangs
signalverteiler 220 und 260, die Ausgangsmultiplexer 230
und 270 sowie die Steuerschaltungen 230 und 260 in TTL-Technik
ausgeführt und die Speicherelemente 211 bis 218 und 251
bis 258 sind als RAM-Speicherelemente in CMOS-Technik
ausgeführt.
Die Speicherelemente 211 und 212 erhalten ein gemein
sames Adressensignal A, wie in Fig. 4 gezeigt ist. Ent
sprechend der in Fig. 5 dargestellten typischen RAM-Speicher
spezifikation muß der hintere Signalflankensprung 155 des
Schreibsignals innerhalb einer bestimmten Zeitperiode vor
der Änderung des Adressensignals 152 auftreten. Bei 150 muß
ein stabiles Dateneingangssignal während einer Zeit
periode 157 vor dem Auftreten des Sprunges 155 vorhanden
sein, ebenso während einer Zeitperiode 159 danach. Die
Summe dieser beiden Zeitperioden 157 und 159 ist typischer
weise gleich oder kleiner als die Hälfte der stabilen
Adressenzeit 152. Außerdem ist es für die RAM-Speicher
typisch, daß der Signalübergang 155 und die stabile Daten
eingangssignalperiode 156 vollständig vor einem Wechsel
der Adressendaten 152 auftreten. Dies ist im Zeitsteuer
diagramm 150 anhand des besonderen Adressensignals 160 mit
Bezug auf die beiden einander entsprechenden Dateneingangs
signale 162 und 164 von den Signalausgängen P1,5 und
P2,6 des Eingangssignalverteilers 220 (oder 260) dargestellt.
Für eine stabile Dateneingabezeitperiode (gleich der Summe
der Perioden 157 und 159 von etwa 60 ns, entsprechend Fig. 5),
übersteigen die einander entsprechenden Dateneingangs
signale 162 und 164 nach der Darstellung die Minimal
forderungen. Daher können beide Speicher
elemente 211 und 212 unterschiedliche Eingabedaten ent
sprechend den Signalen von den Signalausgängen P1,5 und
P2,6 trotz des Empfangs eines gemeinsamen Adressensignals A
selektiv empfangen. Der Zeitversatz von 20 ns zwischen den
Dateneingangssignalen 162 und 164 ist bezüglich der
besonderen RAM-Speichererfordernisse so lange irrelevant,
als die Daten während einer spezifischen Minimalzeit
stabil sind, und dieser Zeitversatz tritt mit Bezug auf
den Schreibsignalübergang 155 und den Übergang des Adressen
signals 152 und entsprechend der jeweiligen RAM-Speicher
elementenwahl auf. Die Adressen A, B, C und D haben den
gleichen Wert, sind aber zunehmend zeitverzögert. In ent
sprechender Weise sind die nächsten beiden Einzeldaten 166 und
168 des Datenstromes als Signale 166A und 168A der Signal
ausgänge P3,7 und P4,8 des Eingangssignalverteilers 220 dar
gestellt. Die Signale 166A und 168A werden dann von den
Speicherelementen 213 bzw. 214 empfangen. Diese Speicher
elemente 213 und 214 empfangen ein gemeinsames Adressen
signal B, in Fig. 5 als Signalblock 170 bezeichnet, während
welchem die Signale 158A und 166A in den Speicherelementen 213
und 214 gespeichert werden. Die Datensignale 172 und 174
werden von den Signalausgängen P1,5 und P2,6 des Eingangs
signalverteilers 220 als Datensignale 172A bzw. 172B durch
die Speicherelemente 215 und 216 empfangen. Diese Signale
werden aufgrund eines C-Speicheradressensignals 176 in den
Speicherelementen 215 und 216 gespeichert. Die Signale 178
und 180 des Eingabedatenstromes werden von den Speicher
elementen 217 und 218 als von den Signalausgängen P3,7
bzw. P4,8 des Eingangssignalverteilers 220 kommende
Signale 178A und 180A empfangen. Diese Eingangssignale 178A
und 180A werden dann aufgrund der Adresse D, die als Speicher
adressensignal 162 dargestellt ist, von den betreffenden
Speicherelementen aufgenommen und eingespeichert. Die
Adressensignale A, B, C und D werden aufgrund von Signalen,
die von der Sammelleitung 110 empfangen werden, von der
Steuerschaltung 240 erzeugt. In gleicher Weise benötigt jedes
Speicherelement ein Schreibsignal (nicht dargestellt) ent
sprechend dem im Zeitsteuerdiagramm 150 dargestellten
typischen Schreibsignal 154. Die Schreibsignale W₁ bis W₈
für die Speicherelemente werden ebenfalls in der Steuer
schaltung 240 erzeugt. Das von der Steuerschaltung erzeugte
Schreibsignal 154 hat eine Schreibimpulsdauer und einen Über
gang 155, welche die Minimalforderungen des betreffenden
gewählten RAM-Speicherelements übersteigen. Die relative
Zeitsteuerung der Schreibsignale erfolgt entsprechend der
zeitlichen Position des betreffenden zugehörigen Datensignals
(beispielsweise des Signals 162A). Außerdem kann jedes
Speicherelement einen Chipwählsignaleingang (nicht dar
gestellt) aufweisen, jedoch ist die spezielle Funktion der
Chipwähleingangssignale für den Speicher
nicht wesentlich. Die Steuerschaltung 240 versorgt auch den
Eingangssignalverteiler 220 mit den entsprechenden Steuer
signalen CD und den Ausgangsmultiplexer 230 mit den ent
sprechenden Steuersignalen CM. Der Eingangssignalver
teiler 220, der Ausgangsmultiplexer 230, die Steuer
schaltung 240 und der Taktgeber 206 sind in an sich bekannter
und hier nicht mehr im einzelnen erläutert er Digitaltechnik
ausgeführt. Die für die Kommunikation mit der Sammel
leitung 110 notwendigen Anschlußelemente sind so ausgewählt,
daß sie innerhalb der besonderen Parameterbereiche der Sammel
leitung arbeiten.
Claims (5)
1. Oszillograf, der einen Computer mit einer Verbindungs-
Sammelleitung und mindestens eine ggf. auswechselbare modulare
Eingangs-Baueinheit aufweist, die Analog-Eingangseinrichtungen
zum Empfang eines analogen Eingangssignals, einen Analog-/
Digitalwandler zum Umwandeln des analogen Eingangssignals in
digitalisierte Abtastsignale, und eine Speicheranordnung zur
Speicherung dieses digitalen Signals einschließt, wobei die
Speicheranordnung mit der Verbindungs-Sammelschiene verbindbar
ist,
dadurch gekennzeichnet,
daß die Speicheranordnung eine Vielzahl von Speicherelementen (211 bis 218, 251 bis 258) zum Speichern eines jeweiligen Abtastsignals aufweist, wobei die Anzahl der Speicherelemente in Gruppen (211, 212; 213, 214; 215, 216; 217, 218) von Elementen unterteilt ist,
daß auf die Gruppen ein Zugriff sequentiell durch ein entsprechendes, einer Gruppe gemeinsames Adressiersignal (A, B, C, D) gemäß einer ersten vorgegebenen Folge erfolgt,
daß ein Eingangssignalverteiler (220, 260) zur gleich zeitigen Zuführung von Abtastsignalen an die Speicherelemente (z. B. 211, 215) von zumindestens zwei der Gruppen gemäß einer zweiten vorgegebenen Folge vorgesehen ist, die dadurch bestimmt ist,
daß der Eingangsverteiler (220, 260) eine der Anzahl der Gruppen entsprechende Anzahl von Anschlüssen (P1,5, P2,6, p3,7, P4,8) einschließt, wobei jeder Anschluß mit zumindes tens zwei der Speicherelemente und mit einem Ausgangsmultiplexer (230, 270) gekoppelt ist und wobei die zwei Speicherelemente zwei unterschiedlichen Gruppen Gruppen angehören,
und daß der Ausgangssignalmultiplexer (230, 270) zum Empfang von digitalen Ausgangssignalen von den Speicherelementen und zur Lieferung einer Folge von Ausgangssignalen für das Modul vorgesehen ist.
dadurch gekennzeichnet,
daß die Speicheranordnung eine Vielzahl von Speicherelementen (211 bis 218, 251 bis 258) zum Speichern eines jeweiligen Abtastsignals aufweist, wobei die Anzahl der Speicherelemente in Gruppen (211, 212; 213, 214; 215, 216; 217, 218) von Elementen unterteilt ist,
daß auf die Gruppen ein Zugriff sequentiell durch ein entsprechendes, einer Gruppe gemeinsames Adressiersignal (A, B, C, D) gemäß einer ersten vorgegebenen Folge erfolgt,
daß ein Eingangssignalverteiler (220, 260) zur gleich zeitigen Zuführung von Abtastsignalen an die Speicherelemente (z. B. 211, 215) von zumindestens zwei der Gruppen gemäß einer zweiten vorgegebenen Folge vorgesehen ist, die dadurch bestimmt ist,
daß der Eingangsverteiler (220, 260) eine der Anzahl der Gruppen entsprechende Anzahl von Anschlüssen (P1,5, P2,6, p3,7, P4,8) einschließt, wobei jeder Anschluß mit zumindes tens zwei der Speicherelemente und mit einem Ausgangsmultiplexer (230, 270) gekoppelt ist und wobei die zwei Speicherelemente zwei unterschiedlichen Gruppen Gruppen angehören,
und daß der Ausgangssignalmultiplexer (230, 270) zum Empfang von digitalen Ausgangssignalen von den Speicherelementen und zur Lieferung einer Folge von Ausgangssignalen für das Modul vorgesehen ist.
2. Oszillograf nach Anspruch 1,
dadurch gekennzeichnet,
daß eine Mehrzahl von Speicheranord
nungen (210, 250) vorgesehen ist, wobei jede Anordnung selektiv
aktiviert wird, und jeweils die Vielzahl von Speicherelementen,
einen Eingangssignalverteiler und den Ausgangssignalmultiplexer
umfaßt.
3. Oszillograf nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß der Analog-/Digitalwandler erste und zweite Analog-/Digital-Umsetzerelemente (120, 122) und eine Analog-/Digital-Steuerschaltung (132) sowie Schalteinrichtungen (124, 126, 128, 130) umfaßt,
daß zwei Speicheranordnungen (210, 250) vorgesehen sind und
daß die Analog-/Digital-Steuerschaltung (132) und die Schalteinrichtungen so steuerbar sind, daß selektiv entweder zwei getrennte analoge Eingangssignale mit einer vorgegebenen Abtastfrequenz digitalisiert und einer jeweiligen der Speicheranordnungen (210, 250) zugeführt werden oder
daß ein einziges analoges Eingangssignal mit der doppelten der vorgegebenen Abtastfrequenz digitalisiert und die digitalisierten Ausgangssignale abwechselnd den beiden Speicheranordnungen (210, 250) zugeführt werden.
daß der Analog-/Digitalwandler erste und zweite Analog-/Digital-Umsetzerelemente (120, 122) und eine Analog-/Digital-Steuerschaltung (132) sowie Schalteinrichtungen (124, 126, 128, 130) umfaßt,
daß zwei Speicheranordnungen (210, 250) vorgesehen sind und
daß die Analog-/Digital-Steuerschaltung (132) und die Schalteinrichtungen so steuerbar sind, daß selektiv entweder zwei getrennte analoge Eingangssignale mit einer vorgegebenen Abtastfrequenz digitalisiert und einer jeweiligen der Speicheranordnungen (210, 250) zugeführt werden oder
daß ein einziges analoges Eingangssignal mit der doppelten der vorgegebenen Abtastfrequenz digitalisiert und die digitalisierten Ausgangssignale abwechselnd den beiden Speicheranordnungen (210, 250) zugeführt werden.
4. Oszillograf nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß der kaskadenartig zusammengeschal tete Speicher (100) eine Mehrzahl von Speicheranordnungen (210, 250) aufweist, die während eines Arbeitszyklus jeweils während einer bestimmten Periode arbeiten, und
daß jede Speicheranord nung eine Anzahl von Speicherelemente (211 bis 218, 251 bis 258) aufweist, die jeweils eine bestimmte maximale Datenempfangs geschwindigkeit haben, und
daß jedes dieser Speicherelemente während eines Teils des Arbeitszyklus wirksam ist, wobei ein einem Speicherelement zugeordneter Zyklusteil teilweise mit einem einem anderen Speicherelement zugeordneten Zyklusteil zusammenfällt,
daß der Eingangsverteiler (220) ein Eingangssig nal an die Speicherelemente während des jeweiligen betreffenden Zyklusteils liefert, wobei jede Speicheranordnung während der jeweiligen Zyklusperiode Eingangssignale empfängt und Ausgangs signale erzeugt, so daß sich ein kontinuierlicher Fluß von Speichereingangsdaten mit einer von der Datengeschwindigkeit jedes der Speicherelemente, der Anzahl der Speicherelemente und der Anzahl der Speicheranordnungen abhängigen Frequenz ergibt.
daß der kaskadenartig zusammengeschal tete Speicher (100) eine Mehrzahl von Speicheranordnungen (210, 250) aufweist, die während eines Arbeitszyklus jeweils während einer bestimmten Periode arbeiten, und
daß jede Speicheranord nung eine Anzahl von Speicherelemente (211 bis 218, 251 bis 258) aufweist, die jeweils eine bestimmte maximale Datenempfangs geschwindigkeit haben, und
daß jedes dieser Speicherelemente während eines Teils des Arbeitszyklus wirksam ist, wobei ein einem Speicherelement zugeordneter Zyklusteil teilweise mit einem einem anderen Speicherelement zugeordneten Zyklusteil zusammenfällt,
daß der Eingangsverteiler (220) ein Eingangssig nal an die Speicherelemente während des jeweiligen betreffenden Zyklusteils liefert, wobei jede Speicheranordnung während der jeweiligen Zyklusperiode Eingangssignale empfängt und Ausgangs signale erzeugt, so daß sich ein kontinuierlicher Fluß von Speichereingangsdaten mit einer von der Datengeschwindigkeit jedes der Speicherelemente, der Anzahl der Speicherelemente und der Anzahl der Speicheranordnungen abhängigen Frequenz ergibt.
5. Oszillograf nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß jedes Speicherelement Eingangsdaten während eines Zeitintervalls empfängt, das gleich oder kleiner als die Hälfte des dem Speicherelement zugeordneten Zyklusteils ist,
daß der Eingangsverteiler die Speichereingangsdaten in wählbarer Weise auf eine Mehrzahl von Signalausgängen verteilt, und
daß mindestens zwei der Speicherelemente jeweils so zusammengeschaltet sind, daß sie die Eingangsdaten von einem Signalausgang empfangen und jedes Speicherelement während jedes Arbeitszyklus einmal Daten übermittelt erhält.
dadurch gekennzeichnet,
daß jedes Speicherelement Eingangsdaten während eines Zeitintervalls empfängt, das gleich oder kleiner als die Hälfte des dem Speicherelement zugeordneten Zyklusteils ist,
daß der Eingangsverteiler die Speichereingangsdaten in wählbarer Weise auf eine Mehrzahl von Signalausgängen verteilt, und
daß mindestens zwei der Speicherelemente jeweils so zusammengeschaltet sind, daß sie die Eingangsdaten von einem Signalausgang empfangen und jedes Speicherelement während jedes Arbeitszyklus einmal Daten übermittelt erhält.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41818882A | 1982-09-14 | 1982-09-14 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19649525A1 (de) * | 1996-11-29 | 1998-06-04 | Hermann Electronic Gmbh | Verfahren und Einrichtung zur datenreduzierten Signalabtastung, -speicherung und -darstellung eines analogen elektrischen Eingangssignals |
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FR2430635A1 (fr) * | 1978-07-04 | 1980-02-01 | Ebauches Sa | Dispositif enregistreur electronique |
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1983
- 1983-08-31 GB GB08323300A patent/GB2129259B/en not_active Expired
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- 1983-09-14 JP JP17056183A patent/JPS5973772A/ja active Granted
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DE19649525A1 (de) * | 1996-11-29 | 1998-06-04 | Hermann Electronic Gmbh | Verfahren und Einrichtung zur datenreduzierten Signalabtastung, -speicherung und -darstellung eines analogen elektrischen Eingangssignals |
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CA1223988A (en) | 1987-07-07 |
JPH0571909B2 (de) | 1993-10-08 |
DE3332847A1 (de) | 1984-03-15 |
GB2129259B (en) | 1987-04-08 |
GB2129259A (en) | 1984-05-10 |
JPS5973772A (ja) | 1984-04-26 |
GB8323300D0 (en) | 1983-10-05 |
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Date | Code | Title | Description |
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8110 | Request for examination paragraph 44 | ||
8128 | New person/name/address of the agent |
Representative=s name: WALLACH, C., DIPL.-ING. KOCH, G., DIPL.-ING. HAIBA |
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D2 | Grant after examination | ||
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