DE3311948C2 - - Google Patents

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Description

Die Erfindung betrifft eine elektronische Einrichtung gemäß dem Oberbegriff des Patentanspruchs.
Eine derartige Einrichtung ist bereits bekannt aus Intel Corp.: Component Data Catalog, Januar 1981, S. 6-45 bis 6-50, 7-1 bis 7-7, 8-14 bis 8-20.
Im Lauf der Entwicklung der Herstellung von Halbleiterbauteilen wurden im Bereich von Speichern für Rechner große Fortschritte erzielt. So ist es heute möglich, Speicher mit hoher Speicherdichte zu geringem Preis herzustellen, wie zum Beispiel ROMs, statische RAMs und dynamische RAMs.
Unter diesen Speichern müssen die dynamischen RAMs, im Gegensatz zu statischen RAMs, periodisch aufgefrischt werden, um aufgenommene Daten richtig gespeichert zu halten. Die periodische Auffrischung muß normalerweise in Intervallen von zwei Mikrosekunden erfolgen. Was die Arbeitsgeschwindigkeit betrifft, weisen dynamische Speicher gegenüber anderen mit sofortigem Zugriff, wie zum Beispiel den statischen RAMs, einen Nachteil auf, da eine Verzögerungszeit zwischen der Adreßeingabe und der Datenausgabe in Kauf zu nehmen ist. Umgekehrt sind dynamische RAMs jedoch vorteilhaft anwendbar, wenn ein Speicher hoher Dichte erforderlich ist, zum Beispiel ein Speicher mit mindestens 16 Kilobyte.
Ein dynamischer RAM speichert die Daten bitweise als Ladung in einem Bitzellenkondensator. Der typische Aufbau eines dynamischen RAM ist in Fig. 1 dargestellt. Während der Schreibbetriebsart wird ein gewünschter Wert an den Eingang des dynamischen RAM gegeben, wodurch eine Schalter S 1 in der Bitzelle BC geschlossen wird. Ein Kondensator C ist abhängig vom eingegebenen Wert geladen oder ungeladen. Während der Lesebetriebsart in ein Schalter S 2 geschlossen, so daß die Spannung des Kondensators C mit einer Bezugsspannung V ref von einem Komparator CP verglichen wird. Abhängig vom Ver­ gleichsergebnis der Spannung wird im Binärcode entweder "1" oder "0" am Ausgang des dynamischen RAM ausgegeben. Wenn der dynamische RAM in der Datenhaltebetriebsart bleibt, bleiben die Schalter S 1, S 2 und ein Schalter S 3, der den Eingang mit dem Ausgang verbindet, offen, so daß die dem eingegebenen Wert entsprechende Ladung im Kondensator C verbleibt. Da jedoch der MOS-Kondensator über einen Leckwiderstand R Ladung verliert, nimmt diese allmählich ab. Um dies auszugleichen, muß jeder dynamische RAM aufgefrischt werden. Zu diesem Zweck muß eine Steuereinheit für den dynamischen RAM die Auffrischung in Intervallen von etwa 2 Mikrosekunden ausführen, so daß der in der Bitzelle gespeicherte Wert richtig aufrecht erhalten bleibt.
Im Stand der Technik sind unterschiedliche Auffrischprozesse bekannt. Bei der Stoßauffrischung (Burst Mode Refreshing Process) werden zum Beispiel alle Zeilen innerhalb einer festgelegten Zeitperiode, zum Beispiel von 2 Mikrosekunden, aufgefrischt. Bei der Auffrischung durch Zyklusstehlen, auch Ein-Zyklus-Auffrischung genannt, wird eine Zeile nach der anderen in festgelegten Intervallen aufgefrischt. Die Stoßauffrischung kann mit einer verhältnismäßig einfachen Schaltung durchgeführt werden. Die Zentraleinheit muß jedoch periodisch für jeweils eine verhältnismäßig lange Zeit, zum Beispiel mindestens etwa 50-60 Mikrosekunden für jeden Zyklus, alle Befehlsausführungen unterbrechen. Daher kann bei Benutzung dieses Prozesses auf Hochgeschwindigkeits- Echtzeitbauteile, wie zum Beispiel ein Floppy-Disc-Ansteuersystem, nicht zugegriffen werden. Demgemäß ist Auffrischung durch Zyklusstehlen sehr vorteilhaft, da hierbei überschüssige Zeit im Buszyklus der Zentraleinheit ausgenutzt wird. Dadurch kann die Zentraleinheit ihre Befehle mit unverminderter Geschwindigkeit ausführen. Andererseits besteht bei diesem Verfahren jedoch ein schwieriges Problem darin, daß eine sehr hohe Geschwindigkeit zum richtigen Betreiben der Schaltungen erforderlich ist, wodurch die zeitliche Folge der Befehle nicht leicht gesteuert werden kann.
Einige der Probleme, die bei der Stoßauffrischung bestehen, werden anhand der Fig. 2 und 3 im folgenden näher erläutert. Dabei stellt die Fig. 2 ein vereinfachtes Blockdiagramm und Fig. 3 ein Flußdiagramm dar. Wenn der Dateninhalt eines dynamischen RAM (DRAM), der in die Zentraleinheit umgeladen ist, kontinuierlich zu einer Floppy-Disc-Steuereinheit FDC umgeladen wird und wenn dabei die Zeit, während der der Dateninhalt vom D-RAM in die Zentraleinheit umgeladen wird, genau mit der Zeit übereinstimmt, während der der dynamische RAM der Stoßauffrischung unterworfen wird, muß die Zentraleinheit über lange Zeit in Bereitschaftstellung bleiben, wodurch der vom dynamischen RAM in die Zentraleinheit umgeladene Dateninhalt nicht in die Floppy-Disc-Steuereinheit FDC innerhalb einer vorgegebenen Zeit umgeladen werden kann. In Fig. 2 und 3 ist die Zentraleinheit mit dem Symbol CPU gekennzeichnet. An diese wird von der Floppy-Disc-Steuereinheit FDC ein Datenanforderungssignal DRQ gegeben, während diese an die genannte Steuereinheit ein Lesesignal und ein Schreibsignal abgibt.
Der Funktionsablauf in der Schaltung gemäß dem Blockdiagramm von Fig. 2 wird nun anhand des Flußdiagramms der Fig. 3 erläutert.
Wenn in einem Schritt S 1 die Floppy-Disc-Steuereinheit FDC das Datenanforderungssignal DRQ (=hoch) an die Zentraleinheit gibt, wird zum Schritt S 2 übergegangen, in dem der Inhalt der im dynamischen RAM bestimmten Adressen in die Zentraleinheit geladen wird. Nachdem die Daten zeitweise in der Zentraleinheit gespeichert sind, werden sie im nächsten Schritt S 3 in die Floppy-Disc-Steuereinheit FDC übertragen. Dieser Ablauf wird kontinuierlich so lange durchgeführt, bis der gesamte vom dynamischen RAM in die Zentraleinheit gelesene Inhalt in die Floppy-Disc-Steuereinheit FDC im nächsten Schritt S 4 umgeladen ist. Die Floppy-Disc-Steuereinheit FDC kann ein Mikroprozessor sein. Wenn die Floppy-Disc- Steuereinheit FDC zum Beispiel eine einseitige Floppy-Disc ansteuert, müssen alle im dynamischen RAM enthaltenen Daten in die Floppy-Disc-Steuereinheit FDC innerhalb von 32 Mikrosekunden nach dem Auftreten des Datenanforderungssignals DRQ eingegeben sein. Dies entspricht dem Ablauf der Schritte S 1 bis S 3 des Blockdiagramms von Fig. 3. Tatsächlich werden diese Prozesse innerhalb von etwa 30 Mikrosekunden durchgeführt. Wenn nun bei einem solchen Ablauf vor dem Übertragen der in der Zentraleinheit zeitweilig gespeicherten Daten des dynamischen RAM in die Floppy-Disc-Steuereinheit FDC die vom dynamischen RAM ausgegebenen Daten in die Zentraleinheit gegeben werden und dies zeitlich mit der Periode der Stoßauffrischung zusammenfällt, muß die Zentraleinheit über längere Zeit in Bereitschaftstellung bleiben, wodurch die in ihr gespeicherten Daten nicht innerhalb der vorgegebenen Zeit in die Floppy-Disc-Steuereinheit FDC eingeschrieben werden können. Wenn, um dies zu verhindern, der Auffrischprozeß angehalten wird, ist die Auffrischzeit, die normalerweise 2 Mikrosekunden dauern sollte, zu kurz, wodurch die im dynamischen RAM verbliebenen Daten unter Umständen zerstört werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung der eingangs genannten Art so weiterzubilden, daß die Auffrischung eines dynamischen Speichers in Abhängigkeit von der Arbeitsgeschwindigkeit eines Peripheriegerätes durchgeführt werden kann.
Die erfindungsgemäße Lösung ist im kennzeichnenden Teil des Patentanspruchs wiedergegeben.
Die Erfindung wird im folgenden anhand eines durch Figuren veranschaulichten Ausführungsbeispiels näher erläutert. Es zeigt
Fig. 1 ein schematisches Schaltbild einer Bitzelle eines dynamischen RAM;
Fig. 2 ein vereinfachtes Blockdiagramm einer Schaltung zum Erläutern der bekannten Stoßauffrischung für einen dynamischen RAM;
Fig. 3 ein Flußdiagramm zum Erläutern des Funktionsablaufs in einer Schaltung gemäß Fig. 2;
Fig. 4 ein vereinfachtes Blockdiagramm einer erfindungsgemäßen Einrichtung und
Fig. 5 Zeitabläufe verschiedener Signale, die in der Einrichtung gemäß Fig. 4 auftreten.
Die Schaltung gemäß Fig. 4 weist eine Zentraleinheit 1 (CPU) auf, die vorhandene Befehle liest und durchführt. Ein dynamischer RAM 4 wird mit Hilfe einer RAM-Steuereinheit 2 aufgefrischt. Der dynamische RAM speichert eingehende Information dynamisch. Die RAM-Steuereinheit wird unter anderem von einem Adreßdecoder 3 angesteuert. Eine Floppy-Disc-Steuereinheit 5 (FDC), die aus einem Mikroprozessor besteht, steuert eine Floppy-Disc 7 (FDD) an. Ein Multiplexer 6 bestimmt Datenübertragungswege. Ein Auffrischzähler 8 (RC) erzeugt zusammen mit einem Bitzähler für zum Beispiel sieben Bit ein Auffrischadreßsignal REFA, das dafür sorgt, daß die Zeilenadresse jeweils um eins weiterrückt, damit der Auffrischprozeß durchgeführt werden kann. Weiterhin liegen ein erstes Eingang/Ausgangs-Tor 10, ein zweites Eingang/Ausgangs-Tor 9 und ein Speicher 11 vor.
Ein Datenanforderungssignal DRQ, das von der Floppy-Disc- Steuereinheit 5 ausgegeben wird, setzt zumindest einen gewissen Teil des ersten Eingang/Ausgangs-Tors 10. Wenn das Daten­ anforderungssignal DRQ von der Floppy-Disc-Steuereinheit 5 erzeugt wird, gibt die Zentraleinheit 1 einen "IN"-Befehl für das Zugreifen auf den Eingang/Ausgang-Raum ab, damit die Daten in das erste Eingang/Ausgangs-Tor 10 über den Adreßbus eingelesen werden können. Durch das zusätzlich vorhandene erste Eingang/Ausgangs-Tor 10 ist damit eine einfache Ansteuerung über ein zusätzliches "IN"-Signal möglich, das abhängig vom Datenanforderungssignal DRQ abgegeben wird. Das "IN"-Signal stellt den Zustand des Datenanforderungssignals (DRQ=hoch?) fest. Entsprechend wird von der Zentraleinheit 1 ein "OUT"-Befehl ausgegeben, wenn Daten in die Floppy-Disc-Steuereinheit 5 eingeschrieben werden sollen. Der von der Zentraleinheit 1 ausgegebene "IN"-Befehl ermittelt also, ob ein Datenanforderungssignal DRQ vorliegt und sorgt damit auch dafür, daß der dynamische Speicher 4 durch Betreiben der RAM-Steuereinheit 2 innerhalb einiger Mikrosekunden aufgefrischt werden kann, was der Zeit zum Feststellen des Datenanforderungssignals DRQ entspricht.
Verschiedene beim Auffrischprozeß auftretende Signale werden im folgenden beschrieben:
CPUA Adreßbussignal, das von der Zentraleinheit 1 ausgegegeben wird. Dieses Signal kann gewöhnlich zum Auswählen der Adressen entweder der Floppy-Disc-Steuereinheit 5 oder eines anderen Speichers 11 (M) oder der Adressen des Eingabge/Ausgabe-Raums benutzt werden.
 Lesesignal, das von der Zentraleinheit 1 ausgegeben wird.
 Schreibsignal, das von der Zentraleinheit 1 ausgegeben wird.
 Wartesignal, das von der RAM-Steuereinheit 2 (DRAMC) an die Zentraleinheit 1 gegeben wird. Dieses Signal führt dazu, daß die Zentraleinheit 1 ihren Zugriff auf den Adreßbus verzögert.
IO/ Signal, das angibt, ob der Eingabe/Ausgabe-Raum oder der Speicherraum durch die Zentraleinheit 1 angesteuert werden soll.
MODE Signal, das der RAM-Steuereinheit 2 den Befehl gibt, ob der bestehende Zustand in der herkömmlichen Stoßauffrischung verbleiben soll oder ob die Auffrischart über die Auswahl der Eingabe/Ausgabe-Adresse erfolgen soll. Im folgenden wird der Auffrischprozeß für den dynamischen RAM 4, der während des Speicherzugriffs durchgeführt wird, Stoßauffrischung genannt, während der andere Auffrischprozeß während des Eingabe/Ausgabe-Zugriffs, z. B. für die Floppy-Disc-Steuereinheit 5, Eingabe/Ausgabe-Auffrischung genannt wird. Das MODE-Signal wird vom zweiten Eingabe/Ausgabe-Tor 9 entsprechend einem von der Zentraleinheit 1 ausgegebenen Befehl gesteuert. Das MODE-Signal wird zuvor entweder in einem ROM oder einem RAM als Programm zum Ausgeben des Betriebsart-Auswahlsignals gespeichert. Das zweite Eingang/Ausgangs-Tor kann aus einer Mehrzahl von Flipflops bestehen. Gemäß einer bevorzugten Ausführungsform kann der dynamische RAM 4 entweder während der Zugriffszeit für den Eingang/Ausgangs-Raum aufgefrischt werden, während der das Signal IO/ hoch ist, oder er kann während der Eingang/Ausgangs-Auffrischung aufgefrischt werden, während der das MODE-Signal hoch ist.
ACREQ Zugriffsanforderungssignal, das angibt, daß die Zentraleinheit 1 den dynamischen RAM 4 ansteuern möchte. Dieses Signal wird von der Zentraleinheit 1 über den Adreßdecoder 3 an die RAM-Steuereinheit 2 abgegeben. Dieses Signal ist also ähnlich zu einer ROM-Chipadresse, wie sie bei herkömmlichen Vorrichtungen benutzt wird.
REFA Vom Auffrischzähler 8 ausgegebenes Signal, das dazu führt, daß die Zeilenadresse jeweils um eins weiterrückt, um den dynamischen RAM 4 aufzufrischen.
DRAMA Vom Multiplexer 6 ausgegebenes Signal, das entweder dem CPUA- oder dem REFA-Signal, abhängig von einem Signal ASW, entspricht.
ASW An den Multiplexer 6 gegebenes Signal, das bestimmt, ob von diesem das Signal CPUA oder REFA an den dynamischen Speicher 4 gegeben werden soll.
 Signal, das die Zeilenadresse auswählt.
Signal, das die Spaltenadresse auswählt. Es schaltet die oberen acht Bit oder die unteren acht Bit des CPUA-Adreßsignals in den Multiplexer 6 und gibt das ausgewählte Adreßsignal an den dynamischen RAM 4.
 Signal, das zum Einschreiben eines beliebigen Wertes in den dynamischen Speicher 4 dient.
Unter Bezugnahme auf die in Fig. 5 dargestellten Zeitabläufe wird im folgenden der Betrieb der in Fig. 4 dargestellten RAM-Steuereinheit 2 (DRAMC) beschrieben.
Zugriff auf den Speicherraum
Wenn das Adreßbussignal CPUA von der Zentraleinheit 1 an den Adreßbus abgegeben wird, gibt dieses Signal CPUA Zugriff auf den dynamischen RAM 4 über den Multiplexer 6. Das Signal wird gleichzeitig an den Adreßdecoder 3 gegeben, der daraufhin das Adreßanforderungssignal ACREQ ausgibt, das in der Position "a" auf die RAM-Steuereinheit 2 zugreift. Während dieser Periode besteht die Betriebsart des Speicherraumzugriffs, in der das Signal IO/ niedrig ist. Daher gibt die RAM-Steuereinheit 2 das Signal ASW ab, das dann entweder das Signal CPUA oder REFA schaltet. Das ASW-Signal gibt dann den dynamischen RAM 4 frei, um das CPUA-Adreßbussignal unter Nutzung des - oder des -Signals zu schreiben bzw. zu lesen.
Der in Fig. 5 dargestellte Zeitablauf stellt die vom dynamischen RAM 4 ausgeführte Lesefunktion dar. Während der dynamische RAM 4 in der Betriebsart Lesen verbleibt, da das Reihenadreß-Auswahlsignal während der ersten Hälfte der Lesezeit hoch bleibt, kann dieses Signal von der RAM- Steuereinheit 2 nicht ausgegeben werden und stattdessen werden die oberen acht Bit, mit "1" bezeichnet, des von der Zentraleinheit 1 eingegebenen Adreßsignals CPUA in den dynamischen RAM 4 gegeben, so daß dieser die Lesefunktion ausübt. Während der hinteren Hälfte der Lesefunktion bleibt das Reihenadreß-Auswahlsignal niedrig, so daß dieses Signal von der RAM-Steuereinheit 2 in der Position "b" ausgegeben werden kann, so daß die unteren acht Bit, als "2" bezeichnet, des Adreßsignals CPUA in den dynamischen RAM 4 eingegeben werden können, der dann die Lesefunktion ausführt. Da ein -Signal hohen Pegels von der RAM-Steuereinheit 2 an die Zentraleinheit 1 während dieser Prozesse abgegeben wird, beendet die Zentraleinheit 1 ihre Funktionen nicht.
Nachdem eine gewisse Zeit vergangen ist, beendet die Zentraleinheit 1 entweder das Lesesignal oder das Schreibsignal , woraufhin die RAM-Steuereinheit 2 ebenfalls die Abgabe der Signale , und beendet, so daß der Buszyklus in der Stelle "c" enden kann. Auf diese Art und Weise führt der dynamische RAM 4 die Lesefunktion durch.
Wenn andererseits die Zentraleinheit 1 ein anderes Bauteil, wie den Speicher 11, oder Eingangs/Ausgangs-Tore ansteuert, wird das Zugriffsanforderungssignal ACREQ nicht zur RAM- Steuereinheit 2 übertragen. Da dieses Signal also niedrig bleibt, gibt die RAM-Steuereinheit 2 weder das Signal noch das Signal ab. Das mit DRAMA bezeichnete Adreßsignal im dynamischen Speicher 4 bleibt also in einer zufälligen Folge, wie dies in der digitalen Folge des Zeitablaufs, typischerweise durch die Zahl 3, dargestellt ist.
Stoßauffrischung
Wenn die Zentraleinheit 1 in der Position "d" auf die Stoß­ auffrischung trifft, wenn sie gerade im Begriff ist, den dynamischen RAM 4 anzusteuern, gibt die RAM-Steuereinheit 2 ein -Signal niedrigen Pegels an die Zentraleinheit 1 ab, um den Buszyklus so lange zu unterbrechen, bis das -Signal freigegeben ist. Die RAM-Steuereinheit 2 führt also eine Auffrischung über maximal 128 Zeilen des dynamischen RAM 4 während der Periode "e" durch und nimmt danach in der Position "f" den Buszyklus wieder auf. Gleichzeitig wird das -Signal eingestellt, während die Zentraleinheit 1 ihren Buszyklus in der Position "g" beendet.
Zugriff auf den Eingangs/Ausgangs-Raum bzw. -Bereich
Wenn das Datenanforderungssignal DRQ von der Floppy-Disc- Steuereinheit 5 abgegeben wird, wird ein Teil der Flipflops des ersten Eingangs/Ausgangs-Tors 10 gesetzt, woraufhin die Zentraleinheit 1 die Daten dieses Tors 10 über die Buslinie in Übereinstimmung mit einem "IN"-Befehl aufnimmt, der den Befehl zum Zugriff auf den Eingangs/Ausgangs-Bereich gibt. Die Zentraleinheit 1 überprüft, ob das Datenanforderungssignal DRQ hohen oder niedrigen Pegel aufweist. Dies entspricht der Schleife "l" der Fig. 3. Nachdem die Zentraleinheit 1 die Betriebsart Eingangs/Ausgangs-Zugriff durch das Signal IO/=hoch in der Position "b" bestimmt hat, erfolgt der Zugriff auf den Eingang/Ausgangs-Bereich, so daß die sich einstellende Betriebsart den Buszyklus freigibt, um die Auffrischung des dynamischen RAM 4 über jede Zeile während der Auffrischperiode durchzuführen. Wenn auf den Eingangs/Ausgangs-Raum in der Position "i" wieder zugegriffen wird, da die Eingang/Ausgangs-Auffrischung bereits vorliegt, wird das vom Auffrischzähler 8 ausgegebene Auffrischsignal REFA an den dynamischen RAM 4 ausgegeben, wohingegen das Signal von der RAM-Steuereinheit 2 ausgegeben wird.
Das vom Auffrischzähler 8 ausgegebene Signal REFA entspricht dem Wert, der aus den 128. Auffrischprozeß folgt, der während der oben erwähnten Periode "e" beendet wird. Da also während der Eingangs/Ausgangs-Auffrischung das Reihenadreß-Zugriffssignal nicht ausgegeben werden kann, bleiben die Daten-Eingänge des dynamischen RAM 4 offen, wodurch das Auffrischsignal REFA nicht mit zum Datenbus der Zentraleinheit 1 geleiteten Daten zusammentreffen kann. Fig. 5 stellt Spalten dar, bei denen die Eingangs/Ausgangs- Auffrischung nur auf eine Zeile angewandt wurde. Wenn während dieser Funktion, nachdem der Eingangs/Ausgangs- Raum gelesen ist, die Eingangs/Ausgangs-Auffrischung nur auf eine Zeile angewandt wird, wird der Dateninhalt aus einem anderen Speicher ausgelesen und schließlich wird der Dateninhalt vom dynamischen RAM 4 ausgelesen.
Die Zentraleinheit 1 benötigt höchstens einige Mikrosekunden zum Vollenden einer Schleife (siehe auch die Schleife "l" der Fig. 3) zum Überprüfen des Datenanforderungssignals DRQ. Um dieses Signal zu überprüfen, führt die Zentraleinheit 1 den "IN"-Befehl aus, das heißt, einen Befehl, der von der Zentraleinheit 1 abgegeben wird, um Zugriff zum Eingang/Ausgangs-Raum bzw. -Bereich zu erhalten. Wenn umgekehrt ein Auffrischprozeß auf den dynamischen RAM 4 angewandt wird, und zwar in Übereinstimmung mit der Ausführung entweder des "IN"- oder des "OUT"-Befehls, der zum Schreiben jedes beliebigen Werts in die Floppy-Disc-Steuereinheit 5 erforderlich ist, kann der im dynamischen RAM 4 gespeicherte Dateninhalt vor Zerstörung gesichert werden.
Eine Schaltung nach Fig. 4 arbeitet vorzugsweise so, daß das -Signal während der Periode "e" niedrigem Pegel bleibt. Wenn während dieser Periode die Zentraleinheit 1 einen anderen Speicher ohne Zugriff auf den dynamischen RAM 4 benutzt, kann das -Signal nicht erzeugt werden, weswegen dann die Zentraleinheit 1 wahlweise Auffrisch-Betriebsarten schalten kann, selbst wenn die Betriebsart in der Periode "e" verbleibt. Wird die zweite Betriebsart eingegeben, kann die RAM-Steuereinheit 2 die Stoßauffrischung beenden und gleichzeitig in die Eingangs/Ausgangs-Auffrischung eintreten.
Mit der Einrichtung ist es also möglich, einen dynamischen RAM 4 auch bei Zugriff in Echtzeit auf eine Floppy-Disc, die eine hohe Arbeitsgeschwindigkeit aufweist, aufzufrischen. Die Auffrischung kann ohne Übergangsprobleme durch eine einfache Schaltung ausgeführt werden, wodurch gewährleistet ist, daß eine Übertragungszeit nicht die Lebensdauer der erforderlichen Daten im dynamischen RAM 4 überschreitet, so daß die Daten im dynamischen RAM 4 nicht zerstört werden können.

Claims (2)

  1. Elektronische Einrichtung, mit
    • - einem dynamischen RAM (4),
    • - einer Zentraleinheit (1),
    • - einer zwischen der Zentraleinheit (1) und dem dynamischen RAM (4) angeordneten RAM-Steuereinheit (2), durch die der dynamische RAM (4) auffrischbar ist,
    • - einem Adreßdecoder (3), der einen Adreßbus der Zentraleinheit (1) mit der RAM-Steuereinheit (2) verbindet,
    • - einem von der RAM-Steuereinheit (2) angesteuerten Multiplexer (6), der in Abhängigkeit eines von ihr erhaltenen Signals (ASW) entweder ein von der Zentraleinheit (1) empfangenes Adreßsignal (CPUA) oder ein von einem Auffrischzähler (8) empfangenes Auffrisch-Adreßsignal (REFA) zur sequentiellen Erhöhung der Zeilenadresse an den dynamischen RAM (4) abgibt, und
    • - einem Periphergerät (5), das über einen Daten-/Adreßbus mit der Zentraleinheit (1) verbunden ist,
  2. dadurch gekennzeichnet, daß
    • - das Peripheriegerät eine Floppy-Disc-Steuereinheit (5) ist,
    • - zwischen der Floppy-Disc-Steuereinheit (5) und der Zentraleinheit (1) ein erstes Eingangs-/Ausgangstor (10) angeordnet ist, durch das ein von der Floppy-Disc-Steuereinheit (5) geliefertes Datenanforderungssignal (DRQ) ausgebbar und von der Zentraleinheit (1) ermittelt ist,
    • - mit der Zentraleinheit (1) und dem Adreßdecoder (3) ein zweites Eingangs-/Ausgangstor (9) verbunden ist, über dessen Ausgang ein Betriebsart-Auswahlsignal (MODE) zur RAM-Steuereinheit (2) lieferbar ist, wenn das Datenanforderungssignal (DRQ) am ersten Eingangs-/Ausgangstor (10) anliegt, um die RAM-Steuereinheit (2) von einer ersten Auffrisch-Betriebsart in eine zweite Auffrisch-Betriebsart umzuschalten,
    • - die Zentraleinheit (1) so ausgebildet ist, daß sie die Ausgabe des Betriebsart-Auswahlsignals (MODE) in der zweiten Auffrisch-Betriebsart über einen Zeitraum veranlaßt, der der Zeit zur Ermittlung des Datenanforderungssignals (DRQ) durch die Zentraleinheit (1) entspricht und
    • - die RAM-Steuereinheit (2) in der zweiten Auffrisch-Betriebsart jeweils nur eine durch das Auffrisch- Adreßsignal (REFA) bestimmte Zeile des dynamischen RAMs (4) auffrischt.
DE3311948A 1983-01-31 1983-03-31 Auffrischvorrichtung fuer dynamische rams Granted DE3311948A1 (de)

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