DE3305952A1 - Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat - Google Patents

Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat

Info

Publication number
DE3305952A1
DE3305952A1 DE3305952A DE3305952A DE3305952A1 DE 3305952 A1 DE3305952 A1 DE 3305952A1 DE 3305952 A DE3305952 A DE 3305952A DE 3305952 A DE3305952 A DE 3305952A DE 3305952 A1 DE3305952 A1 DE 3305952A1
Authority
DE
Germany
Prior art keywords
solder
substrate
layer
plate
windows
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE3305952A
Other languages
English (en)
Inventor
Wilhelm Evilard Salathé
Harry Erlenbach Züst
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ETA SA Manufacture Horlogere Suisse
Ebauchesfabrik ETA AG
Original Assignee
Ebauchesfabrik ETA AG
Eta SA Fabriques dEbauches
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to FR8302462A priority Critical patent/FR2541044A1/fr
Application filed by Ebauchesfabrik ETA AG, Eta SA Fabriques dEbauches filed Critical Ebauchesfabrik ETA AG
Priority to DE3305952A priority patent/DE3305952A1/de
Publication of DE3305952A1 publication Critical patent/DE3305952A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10992—Using different connection materials, e.g. different solders, for the same connection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/044—Solder dip coating, i.e. coating printed conductors, e.g. pads by dipping in molten solder or by wave soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

Verfahren zum Anbringen einer Platte mit integrierter Schaltung auf einem Substrat
Die Erfindung betrifft die Anbringung einer Platte mit einer integrierten Schaltung bzw. einer IC-Platte, von der eine der Flächen mit einer Reihe von Kontaktklötzen oder "Perlen" versehen ist, auf einem Substrat, welches Leiterbahnen aufweist, deren Enden Verbindungsbereiche bilden, die in einer Anordnung angebracht sind, welche der der Kontaktklötze der Platte entspricht.
Das bisher allgemein verwendete Verfahren für eine solche Anbringung, bei welcher die Verbindung zwischen den Kontaktklötzen der Platte und den Bahnen des Substrats direkt ohne Verwendung von Drähten oder Verbindungslaschen erfolgt, ist das Löten durchThermokompression. Bei diesem Verfahren wird die Platte auf dem Substrat so positioniert, daß ihre Kontakte auf
vden Verbindungsbereichen der Leiterbahnen aufliegen, Die Verbindung erfolgt dann durch gleichzeitige Einwirkung eines mechanischen Drucks, der auf die Platte in Richtung des Substrats ausgeübt wird, und von Wärme. Die Verschweißung bzw. Verlötung erfolgt durch wechselseitige Diffusion des Materials, mit dem vorher die Kontakte und die Verbindungsbereiche überzogen worden sind und welches meistens aus Gold besteht.
Außer dem Nachteil, daß die Kontakte und die Verbindungsbereiche mit einem Edelmetall überzogen werden müssen, und außer dem Nachteil, daß die Platte auf dem Substrat vor der Thermokompression sehr genau positioniert werden muß, ergeben sich bei diesem Verfahren Schwierigkeiten dadurch, daß auf die Platte ein Druck ausgeübt werden muß. Dieser Druck muß für die Gewährleistung einer guten Verbindung zwischen dem zu verlötenden Flächen ausreichen, wobei jedoch gleichzeitig sichergestellt sein muß, daß eine solche gute Verbindung auf dem Niveau aller Kontaktperlen besteht, und zwar trotz möglicher Änderungen in der Höhe dieser Kontakte, oder in der Stärke oder auch in der Ebenheit der Leiterbahnen des Substrats, die anschließend durch die unterschiedlichen Verformungen dieser Oberflächen absorbiert werden. Diese auf die Kontakte, die Leiterbahnen oder das Substrat ausgeübten Beanspruchungen bringen die Gefahr mit sich, daß Schaden an einzelnen dieser Bauteile auftreten oder auch daß die Haftung anderer benachbarter Elemente auf dem Substrat beeinträchtigt wird.
Die der Erfindung zugrunde liegende Aufgabe besteht deshalb darin, das Verfahren der Anbringung von Platten so auszubilden, daß sie auf einem Substrat angelötet werden können, ohne daß es erforderlich ist, die Klötze bzw. Perlen zu beschichten, die Platten auf dem Substrat sehr genau zu positionieren oder die geringste Beanspruchung auf sie auszuüben.
Diese Aufgabe wird mit dem im Patentanspruch 1 beschriebenen Verfahren gelöst. Die Unteransprüche beschreiben vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens.
Das erfindungsgemäße Verfahren hat den Vorteil, daß Verlötungen mit Zinn - Blei trotz der geringen Abmessungen der Platten und der Kontaktklötze bzw. -perlen ausgeführt werden können, wobei zusätzlich die Substratanordnung vor Feuchtigkeit, Staub und dergleichen durch die Schicht aus isolierender Substanz geschützt ist.
Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert.
Fig. 1 bis 5 zeigen im Schnitt eine Platte und ein Substrat während der Ausführung der verschiedenen Verfahrensstufen.
In Fig. 1 ist eine Platte 1 mit einer integrierten Schaltung gezeigt, welche Kontaktklötze 2 aufweist. Beispielsweise können zehn Kontaktklötze vorgesehen sein, deren Höhe etwa 22 μΐη beträgt. Die Platte 1 wird auf ein Substrat 3 aufgebracht, welche Leiterbahnen 4 aufweist, beispielsweise aus Kupfer, an deren Enden Verbindungsbereiche 5 vorgesehen sind.
Für das Anbringen der Platte wird zunächst das Substrat in einer Schicht 6 aus isolierender Substanz überzogen, wie dies in Fig. 2 gezeigt ist, jedoch mit Ausnahme von Fenstern 7, was aus Fig. 3 zu ersehen ist, die im gleichen Muster bzw. in
Copy
— ~ι —
der gleichen Anordnung vorgesehen sind, wie die Kontaktklötze der Platte, so daß die Verbindungsbereiche 5 frei bzw. ausgespart bleiben. Diese Schicht kann dadurch erhalten werden, daß auf der ganzen Oberfläche des Substrats 3 ein lichtempfindlicher Expoxydharz (Ciba Lack Probimer 52) aufgetragen wird, daß dann die Schicht teilweise isoliert wird und anschließend in die Schicht an der Stelle der Fenster chemisch geätzt wird. Die Stärke der isolierenden Schicht 6 liegt wenigstens in der Nähe der Verbindungsbereiche 5 in der Größenordnung von 20 μΐη. Die Form der Fenster 7 kann quadratisch sein und Abmessungen von etwa 0,35 χ 0,35 mm aufweisen.
In einer späteren Verfahrensstufe wird dann selektiv auf den durch die Fenster 7 freien bzw. ausgesparten Verbindungsbereichen 5 eine Schicht 8 aus einem Lotmaterial mit einer Stärke aufgebracht, die etwa - zwischen 5 und 10 μπι liegt und geringer ist als die Stärke der Schicht 6.
Dies ist in Fig. 4 gezeigt. Es kann eine Legierung aus Zinn und Blei verwendet werden, die durch Eintauchen des Substrats in ein Schmelzbad aus diesem Material aufgebracht wird. Die Gleichförmigkeit der Schicht 8 sowie die Beseitigung von Spuren des Lots außerhalb der ausgesparten Verbindungsbereiche 5 wird dadurch gewährleistet, daß anschließend das Substrat in eine Einrichtung geführt wird, in der in bekannter Weise mit Heißluft nivelliert wird.
Wie in Fig. 5 zu sehen ist, wird dann die Anbringung der Platte 1 dadurch ausgeführt, daß sie auf dem so vorbereiteten Substrat positioniert
CQPY
und in einer im wesentlichen horizontalen Lage gehalten wird. Dabei greifen die Klötze bzw. Perlen 2 teilweise in die Fenster 7 ein.
Es genügt dann, der so gebildeten Anordnung die Wärme zuzuführen, die erforderlich ist, um das Lotmaterial 8 zum Schmelzen zu bringen, wofür beispielsweise das Substrat über seinen unteren Teil erwärmt wird, wie dies durch die Pfeile Q veranschaulicht ist. Unter diesen Bedingungen, nämlich unter dem Einfluß der Oberflächenspannungen des im Schmelzen befindlichen Lots und der Oberfläche der Klötze, bringt sich die Platte, welche frei auf den verschiedenen Massen des geschmolzenen Lots schwimmen kann, selbst in die optimale Position, wobei das Lot die Basis jedes Kontaktklotzes ummanteln kann.
Nach der Abkühlung und Verfestigung des Lots erhält man so eine elektrische und mechanische Verbindung zwischen jedem Kontakt 2 und dem entsprechenden Verbindungsbereich 5 der Leiterbahnen 4.

Claims (7)

  1. ν. FDNER EBBINGHAUS FINCK
    PATENTANWÄLTE EUROPEAN PATENT ATTOU NEY.S
    MAWIAHILFPLATZ 2 Λ 3, MÖNCHEN 'IO POSTADRESSE: POSTFACH 95 O1 6O. D-HOOO MÜNCHt.N 9t>
    ETA S.A. Fabriques DEAC-30682.1
    d'Ebauches 21. Februar 1983
    Verfahren zum Anbringen einer Platte mit integrierter Schaltung auf einem Substrat
    Patentansprüche
    Verfahren zum Anbringen einer .PLatte mit integrierter Schaltung, die auf einer Seite mit einer Reihe von Kontaktklötzen versehen ist, auf einem Substrat, welches Leiterbahnen aufweist, deren Enden Verbindungsbereiche bilden, die in einem Muster ancreordnet sind, welches dem der Kontaktklötze der Platte entspricht, dadurch gekennzeichnet, daß die Oberfläche des Substrats mit einer Schicht einer isolierenden Substanz mit Ausnahme von Fenstern überzogen wird, die ebenfalls dem Muster der Kontaktklötze der Platte entsprechend so angeordnet sind, daß die Verbindungsbereiche der Leiterbahnen unbeschichtet bleiben, daß dann eine Lotschicht auf den Verbindungsbereichen der durch die Fenster unbeschichtet gebliebenen Leiterbahnen abgelegt wird, daß anschließend die Platte mit der integrierten Schaltung auf das Substrat gelegt wird, das in einer im wesentlichen horizontalen Stellung gehalten wird, V7obei die Kontaktklötze der Platte
    den entsprechenden Fenstern gegenüberliegend angeordnet sind, daß daraufhin der so gebildeten Anordnung Wärme zugeführt wird, die ausreicht, um das Lot zum Schmelzen zu bringen, wodurch sich die Platte dann unter der Wirkung der Oberflächenspannungen frei so positionieren kann, daß jede ihrer Kontaktklötze in Kontakt mit der entsprechenden Zone des im Schmelzen befindlichen Lots kommt, und daß schließlich das Lot verfestigt gelassen wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht aus isolierender Substanz, welche die Fenster bildet, durch Ablage, partielle Isolierung und anschließende chemische Ätzung einer Fotoepoxydlackschicht erhalten wird.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Fensterabmessungen in der Größenordnung von 0,35 χ 0,35 mm verwendet werden.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Schicht aus isolierender Substanz wenigstens in der Nähe der Verbindungsbereiche mit einer Stärke in der Größen-Ordnung von 20 μηι verwendet wird.
  5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Lotschicht mit einer Stärke von etwa 5 bis etwa 10 μπι verwendet wird.
  6. i. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Abscheidung der Lotschicht dadurch erhalten wird, daß das mit der Schicht aus isolierender Substanz überzogene Substrat in ein Schmelzbad des Lots getaucht und dann in eine in an sich bekannter Weise mit Warmluft nivellierende Einrichtung geführt wird.
  7. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Lotmaterial eine Legierung aus Zinn und Blei ist.
DE3305952A 1983-02-21 1983-02-21 Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat Withdrawn DE3305952A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR8302462A FR2541044A1 (fr) 1983-02-21 1983-02-14 Procede de montage d'une plaquette de circuit integre sur un substrat
DE3305952A DE3305952A1 (de) 1983-02-21 1983-02-21 Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE3305952A DE3305952A1 (de) 1983-02-21 1983-02-21 Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat

Publications (1)

Publication Number Publication Date
DE3305952A1 true DE3305952A1 (de) 1984-08-23

Family

ID=6191397

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3305952A Withdrawn DE3305952A1 (de) 1983-02-21 1983-02-21 Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat

Country Status (2)

Country Link
DE (1) DE3305952A1 (de)
FR (1) FR2541044A1 (de)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808769A (en) * 1986-09-25 1989-02-28 Kabushiki Kaisha Toshiba Film carrier and bonding method using the film carrier
EP0307766A1 (de) * 1987-09-09 1989-03-22 Siemens Aktiengesellschaft Leiterplatte zum Bestücken mit SMD-Bausteinen
DE3824008A1 (de) * 1988-07-15 1990-01-25 Contraves Ag Elektronische schaltung sowie verfahren zu deren herstellung
US4955523A (en) * 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
WO1990013990A2 (en) * 1989-05-02 1990-11-15 Hagner George R Circuit boards with recessed traces
EP0439137A2 (de) * 1990-01-23 1991-07-31 Sumitomo Electric Industries, Ltd. Substrat zur Verpackung einer Halbleitervorrichtung, Verpackungsstruktur und -methode
EP0439134A2 (de) * 1990-01-23 1991-07-31 Sumitomo Electric Industries, Ltd. Substrat zur Verpackung einer Halbleitervorrichtung, Verpackungsstruktur und -methode
US5055637A (en) * 1989-05-02 1991-10-08 Hagner George R Circuit boards with recessed traces
FR2671933A1 (fr) * 1991-01-18 1992-07-24 Ramy Jean Pierre Procede d'integration de materiau de brasure dans la fabrication des circuits et des boitiers pour l'electronique.
US5189507A (en) * 1986-12-17 1993-02-23 Raychem Corporation Interconnection of electronic components
EP0543411A2 (de) * 1991-11-20 1993-05-26 Sharp Kabushiki Kaisha Leiterplatte und Verfahren zum Herstellen derselben
US5341564A (en) * 1992-03-24 1994-08-30 Unisys Corporation Method of fabricating integrated circuit module
US5924623A (en) * 1997-06-30 1999-07-20 Honeywell Inc. Diffusion patterned C4 bump pads
DE10101359A1 (de) * 2001-01-13 2002-07-25 Conti Temic Microelectronic Verfahren zur Herstellung einer elektronischen Baugruppe
DE102019126908A1 (de) * 2019-10-08 2021-04-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von funktionellen Gegenständen, funktioneller Gegenstand

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0191434B1 (de) * 1985-02-15 1991-01-16 International Business Machines Corporation Lötverbindung zwischen Chip und Substrat und Verfahren zur Herstellung
JPS62263645A (ja) * 1986-05-06 1987-11-16 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 電気的接点構造とその形成方法
FR2644632B1 (fr) * 1988-04-22 1994-06-17 Commissariat Energie Atomique Element de detection constitue de barrettes de detecteurs

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3429040A (en) * 1965-06-18 1969-02-25 Ibm Method of joining a component to a substrate
GB1361400A (en) * 1970-12-30 1974-07-24 Lucas Industries Ltd Method of electrically connecting a semi-conductor chip to a substrate

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808769A (en) * 1986-09-25 1989-02-28 Kabushiki Kaisha Toshiba Film carrier and bonding method using the film carrier
US4857671A (en) * 1986-09-25 1989-08-15 Kabushiki Kaisha Toshiba Film carrier and bonding method using the film carrier
US4955523A (en) * 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
US5189507A (en) * 1986-12-17 1993-02-23 Raychem Corporation Interconnection of electronic components
EP0307766A1 (de) * 1987-09-09 1989-03-22 Siemens Aktiengesellschaft Leiterplatte zum Bestücken mit SMD-Bausteinen
DE3824008A1 (de) * 1988-07-15 1990-01-25 Contraves Ag Elektronische schaltung sowie verfahren zu deren herstellung
EP0358867A1 (de) * 1988-07-15 1990-03-21 Oerlikon-Contraves AG Flip-Chip-Montage mit einer Lötstoppschicht aus einem oxidierbaren Metall
US5055637A (en) * 1989-05-02 1991-10-08 Hagner George R Circuit boards with recessed traces
WO1990013990A3 (en) * 1989-05-02 1991-01-10 George R Hagner Circuit boards with recessed traces
WO1990013990A2 (en) * 1989-05-02 1990-11-15 Hagner George R Circuit boards with recessed traces
EP0439137A3 (de) * 1990-01-23 1994-01-05 Sumitomo Electric Industries
EP0439134A2 (de) * 1990-01-23 1991-07-31 Sumitomo Electric Industries, Ltd. Substrat zur Verpackung einer Halbleitervorrichtung, Verpackungsstruktur und -methode
EP0439134A3 (de) * 1990-01-23 1994-02-02 Sumitomo Electric Industries
EP0439137A2 (de) * 1990-01-23 1991-07-31 Sumitomo Electric Industries, Ltd. Substrat zur Verpackung einer Halbleitervorrichtung, Verpackungsstruktur und -methode
FR2671933A1 (fr) * 1991-01-18 1992-07-24 Ramy Jean Pierre Procede d'integration de materiau de brasure dans la fabrication des circuits et des boitiers pour l'electronique.
EP0543411A3 (en) * 1991-11-20 1993-09-29 Sharp Kabushiki Kaisha A wiring board and a method for producing the same
EP0543411A2 (de) * 1991-11-20 1993-05-26 Sharp Kabushiki Kaisha Leiterplatte und Verfahren zum Herstellen derselben
US5397864A (en) * 1991-11-20 1995-03-14 Sharp Kabushiki Kaisha Wiring board and a method for producing the same
US5341564A (en) * 1992-03-24 1994-08-30 Unisys Corporation Method of fabricating integrated circuit module
US5924623A (en) * 1997-06-30 1999-07-20 Honeywell Inc. Diffusion patterned C4 bump pads
DE10101359A1 (de) * 2001-01-13 2002-07-25 Conti Temic Microelectronic Verfahren zur Herstellung einer elektronischen Baugruppe
DE102019126908A1 (de) * 2019-10-08 2021-04-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von funktionellen Gegenständen, funktioneller Gegenstand

Also Published As

Publication number Publication date
FR2541044A1 (fr) 1984-08-17

Similar Documents

Publication Publication Date Title
DE3305952A1 (de) Verfahren zum anbringen einer platte mit integrierter schaltung auf einem substrat
DE69836230T2 (de) Mit einem bleifreien lötmittel verbundene struktur und elektronische vorrichtung
DE1300788C2 (de) Verfahren zur herstellung kugeliger loetperlen auf traegerplatten
DE3818894C2 (de)
DE112006002516B4 (de) Chip-Widertand und Befestigungsstruktur für einen Chip-Widerstand
DE3042085C2 (de) Halbleiteranordnung
DE2944368C2 (de) Verfahren zum Verlöten an sich nicht lötbarer Oberflächen
DE3332482A1 (de) Kupferlegierung mit hoher oxidationsbestaendigkeit, die sich fuer leiter in halbleitervorrichtungen eignet, und diese legierung enthaltendes verbundmaterial
DE3824008A1 (de) Elektronische schaltung sowie verfahren zu deren herstellung
DE3502744C2 (de)
DE2419157A1 (de) Metallischer traeger fuer halbleiterbauelemente
DE19622971A1 (de) Halbleitereinrichtung zur Oberflächenmontage und Halbleitereinrichtungs-Montagekomponente sowie Verfahren zu ihrer Herstellung
WO2024110246A1 (de) Verfahren zum herstellen eines elektronischen bauelements
DE1915148C3 (de) Verfahren zur Herstellung metallischer Höcker bei Halbleiteranordnungen
DE4425943B4 (de) Verfahren zur Herstellung eines mehrschichtigen Leiter- bzw. Anschlusselements und Leiter- bzw. Anschlusselement
EP2916631B1 (de) Strukturierung der lötstoppmaske von leiterplatten zur verbesserung der lötergebnisse
DE102006006561B4 (de) Flip-Chip-Modul und Verfahren zum Austauschen eines Halbleiterchips eines Flip-Chip-Moduls
EP0193128A2 (de) Filmmontierter Schaltkreis und Verfahren zu seiner Herstellung
DE10157320A1 (de) Verfahren zum Herstellen von Mikroschleifkontakten
DE3010610A1 (de) Verfahren zur selektiven verzinnung der loetaugen von gedruckten schaltungen
DE3235717C2 (de) Anschlußelement für eine Schaltungsträgerplatte
DE2436600A1 (de) Verfahren zur erzielung einer oberflaechenstabilisierenden schutzschicht bei halbleiterbauelementen
DE3826999A1 (de) Leitungsbruecke und verfahren zu ihrer herstellung
DE3522852C2 (de) Verfahren zur Herstellung eines Zwischenträgers für Halbleiterkörper
DE10157205A1 (de) Kontakthöcker mit profilierter Oberflächenstruktur sowie Verfahren zur Herstellung

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee