DE3303380C2 - Halbleiterspeicher - Google Patents
HalbleiterspeicherInfo
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Description
Die Erfindung betrifft einen Halbleiterspeicher nach dem Oberbegriff des Anspruchs 1.
In der Zeitschrift ELEKTRONIK 79 Heft 12/S. 39 bis
(W. RIENECKER) ist ein derartiger Halbleiterbaustein beschrieben. Die Inferrnation in den Speicherzellen ist nicht durch wahlfreien Zugriff zugänglich.
In der Zeitschrift ELEKTRON IK 76/Heft 10/S. 53 bis
(GOSER) ist ein Halbleiterbaustein beschrieben, der eine Ein-Transistorzelle nach dem CCD-Prinzip aufweist. Dieser hai den Nachteil, daß das »Verschieben«
eines Datums von einer Speicherzelle in eine benachbarte nur durch das Auslesen des Datums und Wiedereinschreiben unter der neuen Adresse geschehen kann.
Soll der Inhalt mehrerer Speicherzellen verschoben
werden, muß dieser Vorgang entsprechend oft wiederholt werden.
Das Suchen bestimmter Elemente in Datenmengen, z. B. Einträge in Tabellen, kann durch Sortierung der
Datenmengen beschleunigt werden. Das z. Zl effektivste Suchverfahren auf sortierten Datenmengen ist das
Binärsuchverfahren. In Datenverarbeitungsanlagen wird das Binärsuchverfahren z. Zt durch Software implementiert.
to Dieses Verfahren ist nur dann effizient, wenn die Daten in einem Speicher mit schnellem wahlfreiem Zugriff
abgelegt sind. Wir wollen für die folgenden Betrachtungen davon ausgehen, daß die Daten in einem herkömmlichen Halbleiterrandomspeicher (RAM) gespeichert
sind und daß jedes Element der Datenmenge genau ein Speicherwort belegt. Der Zeitaufwand für das Suchen
eines Datums ist dann, gemessen an der Anzahl der notwendigen Speicherzugriffe, proportional i\ogn, wobei η die Anzahl der Elemente der geordneten Daten-
menge ist.
Der günstigste Zeitaufwand für das binäre Suchen gilt
jedoch nur, solange die Datenmenge nicht verändert wird. Wenn Daten eingefügt oder gelöscht werden sollen, so muß ein Teil der Daten im Speicher umplaziert
werden, um die für das Binärsuchverfahren notwendige Sortierung (beim Einfügen) bzw. die lückenlose Speicherung der Daten (beim Löschen) aufrechtzuerhalten.
Beim Einfügen eines Datums muß die Adresse bestimmt werden, unter der es entsprechend der Ordnung einge-
jo tragen werden muß. Bevor dies geschehen kann, müssen
das unter dieser Adresse stehende Element und alle folgenden um eine Position im Speicher in Richtung höherwertiger Adressen verschoben werden. Dabei ist vorausgesetzt, daß die Daten im unteren Teil (niedrige
J5 Adressen) des Speichers stehen und die freien Plätze im
oberen Teil. Beim Löschen müssen dann die Elemente, die hinter dem zu Löschenden stehen, um eine Position
in Richtung niederwertiger Adressen verschoben werden.
Wegen der oben geschilderten Nachteile herkömmlicher Hiilblcilcrspcichcrbaustcinc ist der Zeitaufwand
für das Verschieben eines Datums im statistischen Mittel proportional jn, wobei eine Gleichvcrteilung der
Wahrscheinlichkeit für das Einfügen bzw. Löschen an einer bestimmten Adresse angenommen wird. Es müssen also durchschnittlich γ Verschiebeoperationen
vorgenommen werden, wenn ein Datum eingefügt oder so gelöscht werden soll, wobei pro Verschiebeoperation je
ein Lese- und ein Schreibzugriff notwendig sind.
Aufgabe der Erfindung ist es daher, einen Halbleiterbaustein nach dem Oberbegriff des Anspruchs 1 derart
weiterzubilden, daß der wahlfreie Zugriff ermöglicht wird, wobei folgende Bedingungen zu erfüllen sind:
a) Ab der Adresse ; alle Daten unter den Adressen A > i gleichzeitig in Richtung höherer Adressen
um eine Stelle verschieben (Vorwärts-Verschieben aufgrund eines Steuersignals).
b) Bis zu der Adresse /alle Daten unter den Adressen A > i gleichzeitig in Richtung niedrigerer Adressen um eine Stelle verschieben (Rückwärts-Verschieben aufgrund eines Steuersignals).
c) Wahlfreier Zugriff zu den Speicherzellen (random access) für das Schreiben und Lesen der Daten.
Die Kapazität soll in der Größenordnung heute üblicher Halbleiterspeicher liegen.
Es soil also ein Speicher mit wahlfreiem Zugriff (RAM) unterworfen werden, dessen Speicherzellen so
beschaffen sind, daß die Information von einer Zelle /zu
der benachbarten Zelle / — 1 (Rückwärts-Verschieben) bzw. / + 1 (Vorwärts-Verschieben) in einem (Mchrphasen-)
Taktinvlervall geschoben werden kann. Dieser Speicher wird im folgenden »Shift-RAM« genannt werden.
Der Verschiebeaufwand würde dadurch auf den Zeitaufwand für die eine geschilderte parallele Verschiebeoperation
aller ausgewählten Da'en gesenkt,
und es wären nicht mehr durchschnittlich "T" sequentielle
Verschiebeoperationen nötig.
Diese Aufgabe wird durch die im Kennzeichen des Anspruchs 1 angegebenen Maßnahmen gelöst. Weitere
Ausgestaltungen der Erfindung sind im Anspruch 2 und im Anspruch 3 beschrieben.
Die Erfindung wird anhand von Ausführungsbeispielen näher erläutert. Es zeigt
Fig. 1 schematische Darstellung eines CCD-Schieberegisters,
F i g. 2 Ersatzschaltbild eines CCD-Schieberegisters,
Fig.3 Ein-Transistor-Zelle nach dem CCD-Prinzip
und Ersatzschaltung,
F i g. 4 Zelle Z,des Shift-RAM,
F i g. 5 Zeilenauswahl für den Verschiebevorgang,
F i g. 6 Shift-RAM-Zelle Z1 mit Zellenauswahl für Verschiebevorgang,
F i g. 7 Speicherwort des Shift-RAM, bestehend aus 4
1-Bit-Zellen.
In F i g. 1 ist ein bekanntes CCD-Schieberegister schematisch dargestellt. Auf einem Substrat P-Si sind
MOS-Kondensatoren Q, C2, d aufgebracht. Es sind
Taktphasenleitungen Φ\, Φ2, Φι vorgesehen. Weiterhin
sind zwei Al-Elektroden (input gate, control gate) auf einer SiCVSchicht aufgebracht. Die Anschlüsse für den
Kanal K sind N+-Zonen. Die MOS-Kondensatoren Ci,
C2, Ci haben den Kanal K als gemeinsame Elektrode.
Der Kanal AC besteht aus einer N-Si-Zone. Die Taktphasenleitungen Φ\, Φ2, Φι sind mit den anderen Elektroden
der Kondensatoren Ci, C2, C\ verbunden.
In F i g. 2 ist ein Ersatzschaltbild entsprechend l; i g. 1
dargestellt. Hierbei ist der Kanal K durch Doppelpfeil dargestellt, wodurch die Möglichkeit des Ladungstransportes
entlang des Kanals verdeutlicht wird.
In Fig.3 sind eine Ein-Transistor-Spcichcr/.clle nach
dem CCD-Prinzip und das zugehörige Ersatzschaltbild dargestellt. Auf dem Substrat P-Si ist eine SiO.--Schicht
aufgebracht, auf der sich zwei Al-Elektroden befinden. Eine Elektrode ist das Gate des MOS-Transistors T, die
andere Elektrode gehört zum MOS-Kondensator C Die N+ -Zone im Substrat P-Si ist die Datenleitung (bit line).
Das Gate des MOS-Transistors T ist mit der Wortleitung (word line) verbunden.
F i g. 4 stellt eine Ausführungsform einer Zellstruktur nach der Erfindung dar. Sie entsteht aus der Kombination
einer CCD-Zelle nach F i g. 1 bzw. 2 mit einer Ein-Transistorzelle nach Fi g. 3. Dabei ersetzt der Kondensator
Ci in Fig.4 den Kondensator C in Fig.3. Der
Transistor Γ«, entspricht dem Transistor Tin Fig.3.
Z, ι und Z1 1 ι zeigen an, an welcher Stelle sich die
nächsten Zellen mit der nächstniedrigen bzw. nächsthöheren Adresse befinden.
Der Speicherbaustein gemäß der Erfindung hat zwei Betriebsmodi, den Lcse-Sehreib-Modus und den Verschiebe-Modus.
In F i g. 5 ist das Schema für die Zeilenauswahl beim
Verschiebevorgang angegeben. Für jede Zelle '/., des Shift-RAM, wie in F i g. 4 angegeben, ist ein zusätzlicher
Transistor T1 vorgesehen, der in die Taktleitung der
Taktphasc <l>\ geschaltet ist. Mit Hilfe der zusätzlichen
Auswahlleitung RS„ die mit dem Gate des Transistors T=
verbunden ist, kann die Taktphase Φι durch Sperren des
Transistors T, unterbrochen werden, so daß die Zellen, deren Index kleiner / ist, von der Taktphase Φι abgetrennt
werden. Denn die Taktphase Φ\ wird von der
Zelle mit dem höchsten Adreßwert eingespeist.
ίο Für die Verschiebeoperationen muß festgelegt werden,
ab welcher Adresse A die Daten verschoben werden sollen.
a) Beim »up shift« werden alle Daten unter den Adressen A'
> A verschoben.
b) Beim »down shift« werden alle Daten unter den Adressen A'
> A verschoben.
Die Verschieberichtung wird durch die Reihenfolge der Taktphasen bestimmt:
Φ2, Φι. S6I-.»upshift«
Φ\, Φι, Ά: »down shift«
Φ\, Φι, Ά: »down shift«
2ϊ Unter Berücksichtigung der Punkte a) und b) ergibt
sich daher, daß für die Verschiebcoperationen (»up shift« und »down shift«) ab der Adresse A alle Shift-RAM-Zellen
A'> A mit dem Mehrphasentakt Φ\, Φ2,
Φ> versorgt werden müssen und die Zellen mit den
Adressen ,4 " < A vom 3- Phasen-Takt getrennt werden.
Für die Zellen, die nicht an der Verschiebeoperation
beteiligt sind, muß verhindert werden, daß die Ladungen dieser Shift-RAM-Zellen zu einer benachbarten Zelle
wandern. Auch dürfen diese Zellen keine Ladungen von
V) benachbarten Zellen erhalten. Dies wird durch die Unterbrechung
der Tuktleitungen zu den Zellen erreicht. Es ergibt sich dadurch ein Mehraufwand von 3 zusätzlichen
(paß-) Transistoren pro Speicherzelle. Genauere Untersuchungen ergaben jedoch, daß pro Speicherzelle
nur ein zusätzlicher Transistor zur Unterbrechung der Taklphase Φ\ nötig ist. Dies sei durch folgende Überlegung
mit Hilfe der Fig. 5 verdeutlicht.
Es sei RS, = 0: Sperren des Transistors T).
4r> Alle anderen RSj — \,j Φ i: leitende Transistoren T).
4r> Alle anderen RSj — \,j Φ i: leitende Transistoren T).
Für die Zellen mit Φι = 0(j
< ;^giltdann:
5() »up shift«: ^2. 'Aj.
<l'\
Phase Transportrichtung
»down shift«: Φ3, Φ2, Φ\
Phase Transportrichtung
Phase Transportrichtung
Φι | C1 | .C2 | Φι |
φ> | G | -C-, Φ, = ( | )! Φ; |
φ, | G | -ei' | φ. |
G-C,
Die Ladungen verlassen in den geschilderten Fällen nicht die Shift-RAM-Zellen, wenn sie von Φι abgetrennt
sind.
Für die Adressierung der Speicherzellen für die Verschicbeopcrationcn
ist also nur ein zusätzlicher Transistor pro Speicherwort nötig. Dieser Transistor wird
übe- die zusätzliche Steuerleilung »row seiet« (RS,) angesteuert,
die durch den Adreßdecoder ausgewählt wird, wenn der Shift-RAM sich im Verschiebe-Modus
befindet.
In I'ig. b ist eine Ausführungsform der Shift-RAM-ZeIIc
'/., dargestellt, die gegenüber der Form in F i g. 4
um den Transistor T1 zur Zellenauswahl für die Verschiebeoperation
erweitert ist.
Die Auswahlleitung RS, für den Transistor T1 und die
Wortauswahlleitung word line, werden durch den Adreßdecodierer ausgewählt. Im Lesc-Schrcib-Modus r>
ist jedoch nur die Wortauswahüeitung word line, von Bedeutung, da in diesem Modus die Taktlcitungen für
die Phasen Φχ,Φι, ίί*» inaktiv sind.
Das Adressieren der Shift-RAM-Zellen für die Operationen
Lesen, Schreiben erfolgt nach den Methoden, wie sie in DRAM-Bausteinen (DRAM: Dynamischer
Random Access Memory) angewendet werden: Auswahl der Zeilen über »word line« und einer anschließenden
Selektion der Daten auf den »bit lines«. Diese Adressierung betrifft jeweils nur Ci derShift-RAM-Zel- r>
le(vg|, Fig. 4). Da im Lese-Schreib-Modusdie relevante
Information in der Ladung des Kondensators Q steckt, kann das refreshing nach dem bei dynamischen RAMs
verwendeten Verfahren, nämlich blockweises Lesen und Wiedereinschreiben durch Adressierung über die
Wortleitung erfolgen. Dadurch entfällt das bei CCD-Speichern notwendige fortwährende Verschieben der
Daten.
Im Verschiebe-Modus muß der Transistor 7"„, der
Zelle Z, durch die Wortauswahlleitung word line, gesperrt werden. Dies gilt für alle Zellen des Speicherbausteins.
Zur Unterscheidung der beiden Betriebsmodi wird nur ein zusätzliches externes Signal benötigt.
In Fig.7 ist eine Ausführungsform der F.rfindung jo
dargestellt, bei der ein Speicherwort W1 aus vier 1-Bit-Zellen
besteht Z,.u, Z1.1. Z1.2, Z1. \. Jede Taktphase ist mit
den vier zugehörigen Kondensatoren verbunden. Da bei Verschiebeoperationen immer alle Bits eines Speicherworts
W, gemeinsam verschoben werden, ist pro J5
Speicherwort nur ein Transistor T1 für die Unterbrechung
der Leitung der Taktphase Φ\ notwendig.
Da durch die Reihenschaltung der MOS-Transistoren 7; (F i g. 5) eine Signalabschwächung von Φ>
erfolgt, ist nach einer bestimmten Anzahl von Zellen eine Verstärkung
des Signals Φι erforderlich.
Hierzu 3 Blatt Zeichnungen
45
55 gr
Claims (3)
1. Halbleiterspeicher, bestehend aus einem CCD-Schieberegister, das einen MOS-Transistor als Eingangstransistor, eine Vielzahl von MOS-Kondensatoren und drei Taktphasenleilungen aufweist und in
CCD-Zellen von jeweils drei MOS-Kondensatoren. die benachbart und jeweils mit einer anderen der
drei Taktphasenleitungen verbunden sind, gegliedert ist, wobei der erste Kondensator der ersten
CCD-Zelle mit dem Eingangstransistor verbunden ist, dadurch gekennzeichnet, daß der Eingangstratisistor durch Auslegung seiner Anschlußleitungen als Wort- und Daten-Leitungen als Ein/
Ausgangstransistor (TK) arbeitet und in Verbindung
mit der ersten CCD-Zelle eine Speicherzelle (Z1) mit
direktem Zugriff bildet, daß alle weiteren CCD-ZeI- !en in gleicher Weise wie die erste CCD-ZeIIe durch
Vorsehen eines Ein/Ausgangstransistors (TWI) zu
Speicherzellen (Z) mit direktem Zugriff ausgebildet werden, daß die auszugebende Information einer
Speicherzelle (Z) stets im ersten MOS-Kondensator (C\) vorhanden ist und daß bei Anlegen geeigneter
Taktphasen (Φι, Φ2, Φή die im ersten MOS-Kondensator CCi) gespeicherte Information einer Speicherzelle (ZJ durch die zweiten und dritten MOS-Kondensatoren (C2, Ci) hindurch in den ersten MOS-Kondensator (G) der benachbarten Speicherzelle
(Z, _ 1. Zi + 1) übertragen wird, so daß ohne die Aktivierung der Wort- und Daten-Leitungen in einem
Verschiebezyklus ein adressenmäßig zusammenhängender Speicherbereich um einen Speicherplatz verschoben werden kann (F i g. 4).
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß pro Speicherzelle (Z1) ein weiterer Transistor (T) vorgesehen ist, der mit dem
Kondensator (Cj) und der Leitung (Φ\) verbunden ist, daß das Gate dieses Transistor (Ti) mit einer
Auswahlleitung (RS1) verbunden ist. daß der Kondensator (C2) mit der Leitung der Taktphasc (Φ2)
und der Kondensator Ci) mit der Leitung der Taktphase (Φ\) verbunden sind (Fig. 6).
3. Halbleiterspeicher nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß /um Aufbau
eines Speicherwortes (W1) von mehr als ein Bit Wortlänge mehrere Speicherzellen (Z,.n, Zi. 1, Z1;2,
Zj. 3) derart miteinander verbunden sind, daß sie die
Leitungen der Taktphasen (Φι, Φι, Φι) und den Transistor (T) gemeinsam haben (F i g. 7).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19833303380 DE3303380C2 (de) | 1983-02-02 | 1983-02-02 | Halbleiterspeicher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19833303380 DE3303380C2 (de) | 1983-02-02 | 1983-02-02 | Halbleiterspeicher |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3303380A1 DE3303380A1 (de) | 1984-08-09 |
DE3303380C2 true DE3303380C2 (de) | 1984-11-22 |
Family
ID=6189776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19833303380 Expired DE3303380C2 (de) | 1983-02-02 | 1983-02-02 | Halbleiterspeicher |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3303380C2 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE9701874D0 (sv) * | 1997-05-21 | 1997-05-21 | Ferenc Belik | AdressjusterbartRAM-minne (eller shiftminne) |
-
1983
- 1983-02-02 DE DE19833303380 patent/DE3303380C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE3303380A1 (de) | 1984-08-09 |
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