DE3243699C2 - Signal-technically safe parallel output comparator - Google Patents

Abstract

Die Erfindung bezieht sich auf einen sicheren parallelen Ausgabevergleicher für antivalente Daten. Die Erfindung besteht darin, daß für jedes Bit ein sicheres UND-Modul mit Antivalenzvergleich (1, 2, 3, 4), zwei statischen und einem dynamischen Eingang vorgesehen ist, wobei die antivalenten Signale (S1, S1, S2, S2, S3, S3, S4, S4) an die statischen Eingänge geführt sind und am dynamischen Eingang ständig L-Signal liegt, daß der Ausgang jedes sicheren UND-Moduls (1, 2, 3, 4) mit einem sicheren Speichermodul (9, 10, 11, 12) und einer Einzelfehlermeldeeinrichtung (FM1, FM2, FM3, FM4) verbunden ist und daß der Ausgang jedes sicheren Speichermoduls (9, 10, 11, 12) mit einer Einzelabschalteinrichtung (AS1, AS2, AS3, AS4) und mit dem dynamischen Eingang eines weiteren sicheren UND-Moduls mit Antivalenzvergleich (8, 9, 10, 11) verbunden ist, wobei an einen der statischen Eingänge das Eingangssignal (S1, S2, S3, S4) geführt ist, während der andere statische Eingang an Masse liegt.The invention relates to a safe parallel output comparator for complementary data. The invention consists in that a safe AND module with non-equivalence comparison (1, 2, 3, 4), two static and one dynamic input is provided for each bit, whereby the non-equivalent signals (S1, S1, S2, S2, S3, S3, S4, S4) are led to the static inputs and there is a constant L signal at the dynamic input that the output of each safe AND module (1, 2, 3, 4) is connected to a safe memory module (9, 10, 11, 12) and an individual error reporting device (FM1, FM2, FM3, FM4) is connected and that the output of each safe memory module (9, 10, 11, 12) with an individual disconnection device (AS1, AS2, AS3, AS4) and with the dynamic input of a Another safe AND module with non-equivalence comparison (8, 9, 10, 11) is connected, whereby the input signal (S1, S2, S3, S4) is routed to one of the static inputs, while the other static input is connected to ground.

Description

statischen und einem dynamischen Eingang.static and a dynamic input.

An die dynamischen Eingänge der sicheren UND-Moduln 1,2,3,4 ist das L-Signal eines nicht dargestellten Generators gelegt. An die statischen Eingänge werden die antivalenten Signalpaare 51. 51, SZ 52, 53, S3. 54, 54 . gelegt. Die Ausgänge sind mit den Speichermoduln 9, 10, 1 1. 12 verbunden. Außerdem werden an ihnen Fehlenrieldesignale für Einzelfehlermeldeeinrichtungen FM 1, FM 2. FM 3, FM 4 abgenommen. Diese Signale sind ständig L wenn die am Eingang liegenden anthalenten Signalpaare als fehlerlos erkannt worden sind. Im Falle von Zeitversatz oder Fehlern am Eingang wird das Fehlenrieldesignal kurzzeitig oder dauernd 0.The L signal of a generator (not shown) is applied to the dynamic inputs of the safe AND modules 1, 2, 3, 4. The complementary signal pairs 51, 51, SZ 52, 53, S3. 54, 54. placed. The outputs are connected to the memory modules 9, 10, 1 1. 12. In addition, error code signals for individual error reporting devices FM 1, FM 2, FM 3, FM 4 are picked up on them. These signals are always L when the anhalent signal pairs at the input have been recognized as error-free. In the event of a time offset or errors at the input, the missing line signal becomes 0 for a short time or permanently.

Die Speichermoduln 9, 10, 11, !2 sind gesetzt und iä liefern, wenn das Signal von den sicheren UND-Moduln I. 2, 3, 4 vorhanden ist, ebenfalls L-Signal. Wird das Signal am /?-Eingang 0, dann wird auch das Ausgangssignal des Speichermoduls 0, wobei eine zusätzliche HaI- :czei; eingebaut ist, die in der Zeichnung durch einen seitlichen Kondensator dargestellt ist Erfolgt ^r<ur eine kurze Störung, in der das Signal 0 wird, kann diese Zeit ausgeglichen werden. Wird eine bestimmte Zeit jedoch überschritten, in welcher das Signal 0 bleibt, wird ein .Abschaltesignal an die jeweilige Einzelabschalteinrichtung .451..45Z AS 3 bzw. AS 4 abgegeben.The memory modules 9, 10, 11,! 2 are set and, if the signal from the safe AND modules I. 2, 3, 4 is present, they also deliver an L signal. If the signal at the /? Input is 0, then the output signal of the memory module is also 0, with an additional Hal-: czei; is incorporated, which is shown in the drawing by a lateral capacitor If ^r <ur a brief disturbance, in which the signal is 0, this time can be compensated for. However, if a certain time is exceeded, during which the signal remains 0, a shutdown signal is sent to the respective individual shutdown device .451..45Z AS 3 or AS 4 .

Da das Fehlermeldesignal nur eine Funktion der anti- \ alcnten Signalpaare am Eingang ist, besteht die Möglichkeit, daß bei einer Störung eines Eingangs das Ein-/elfchlermeldesignal zwischen 0 und 1 pendelt. Die .Speichermodule können aber nur einmal auf 0 schalten, wenn das Fchlermeldesignal 0 war. Die Speichermoduln müssen infolgedessen dann wieder neu gesetzt werden.Since the error message signal is only a function of the anti- If there is a pair of signals at the input, there is a possibility that the input / elf reporter signal will be output if an input is faulty oscillates between 0 and 1. However, the memory modules can only switch to 0 once, when the field alarm signal was 0. As a result, the memory modules then have to be reset.

1st das Ausgangssignal der Speichermoduln fehlerfrei, Sd wird es den sicheren UND-Moduln 5, 6, 7, 8 zügeführ! und an die dynamischen Eingänge gelegt. An je einem statischen Eingang dieser Moduln liegen die Signale 51. 52. 53. 54, die auch den sicheren UND-Moduln der Eingungsebene zugeführt werden. Die zweiten staiischen Eingänge der sicheren UND-Moduln der Ausgabeebene liegen an Masse. In den sicheren UND-Moduln der Ausgabeebene findet eine Pegelwandlung stan.If the output signal of the memory modules is free of errors, Sd it will be moved to the safe AND modules 5, 6, 7, 8! and applied to the dynamic inputs. The signals are connected to a static input of each of these modules 51. 52. 53. 54, which are also the safe AND modules are fed to the input level. The second staiischen inputs of the safe AND modules of the The output level is grounded. In the safe AND modules A level conversion takes place at the output level.

In Fig. 2 ist ein signaltechnisch sicherer paralleler Ausgabcvergleichcr dargestellt, der jedoch eine Sammelfchlcrmeldung und eine Sammelfehlerabschaltung enthält. In der Eingabeebene sind sichere UND-Moduln 1,2,3,4 angeordnet, in welchen der Antivalenzvergleich stattfindet. An den statischen Eingängen liegen die antivalenten Signalpaare 5 1. 5 1. 52, 52. 53, 53 . 54. 54. Kin L-Signai eines nicht dargestellten Generators wird an den dynamischen Eingang des sicheren UND-Moduls I der Eingabeebene gelegt. Der Ausgang dieses Moduls ist mit dem dynamischen Eingang des nächsten sicheren UND-Moduls 2 der Eingabeebene verbunden, dessen Ausgang mit dem dynamischen Eingang des nächsten sicheren UND-Moduls 3 und dessen Ausgang mit dem dynamischen Eingang des sicheren UND-Moduls 4 der Eingabeebene. An dessen Ausgang wird ein Sammeifehiermeidesignal abgenommen und einer Sammeliehlermeldeeinrichtung FM zugeführt.In Fig. 2 is a signal technically safe parallel Output comparator shown, but a collective error message and contains a group fault shutdown. There are safe AND modules on the input level 1,2,3,4 arranged in which the non-equivalence comparison takes place. The complementary signal pairs 5 1. 5 1. 52, 52, 53, 53 are at the static inputs. 54. 54. Kin L-Signai of a generator, not shown connected to the dynamic input of the safe AND module I on the input level. The outcome of this Module is connected to the dynamic input of the next safe AND module 2 of the input level, its output with the dynamic input of the next safe AND module 3 and its output with the dynamic input of the safe AND module 4 of the input level. At the exit there is a Collective avoidance signal removed and a collective notification device FM fed.

Bei dieser Anordnung ist in der Speicherebene nur ein ein/einer sicherer Speichermodul 13 nötig, an dessen Ausgang ein Abschültcsignal für eine Sammelabschalteinrichtung .45 abgenommen werden kann. Das Ausgangssignal des sicheren Speichermoduls wird den dynamischen Eingängen der in der Auspabeebene angeordneten sicheren UND-Moduln 5,6,7,8 zugeführt.With this arrangement, only one secure memory module 13 is required in the memory level Output a rinse signal for a collective shutdown device .45 can be removed. The output signal of the safe memory module becomes the dynamic The inputs of the safe AND modules 5,6,7,8 arranged in the output level are supplied.

An den statischen Eingängen der sicheren UND-Moduln 5,6, 7, C der Ausgabeebene liegen andererseits die Signale 51, 52, 53, 54, die auch der Eingabeebene zugeführt werden und die zweiten statischen Eingänge der sicheren UND-Moduln 5,6,7,8 liegen an Masse. Bei dieser Anordnung erfolgt die Fehlermeldung — gleichgültig bei welchem Bii eine Störung auftritt — unit es erfolgt eine Abschaltung nicht nur für ein einziges Bii. sondern für alle Bits gleichzeitig.On the other hand, the static inputs of the safe AND modules 5, 6, 7, C of the output level are Signals 51, 52, 53, 54, which are also the input level and the second static inputs of the safe AND modules 5,6,7,8 are connected to ground. at In this arrangement, the error message occurs - regardless of which Bii a fault occurs - unit it there is a shutdown not only for a single Bii. but for all bits at the same time.

Der parallele Ausgabevergleicher nach der Erfindung hat den Vorteil, daß er signaltechnisch sicher und variabel ist und wenig Aufwand an fail-safe-Moduln pro zu vergleichendem Bitpaar aufweist.The parallel output comparator according to the invention has the advantage that it is technically secure and variable in terms of signaling and that there is little effort in terms of fail-safe modules comparing bit pair.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (2)

Patentansprüche:Patent claims: 1. Signaltechnisch sicherer paralieler Ausgabevergleicher für antivalente Daten unter Verwendung einer Schaltungsanordnung mit einer der Bitzahl entsprechenden Anzahl sicherer UND-Modu!e mit Antivalenzvergleich, die jeweils mit zwei statischen Eingängen für die antivalenten Signale und einem dynamischen Eingang für ein dynamisches L-Signal versehen sind und bei der bei einem Fehler logisches O-Signal ausgegeben wird und eine Abschaltung erfolgt, dadurch gekennzeichnet, daß die sicheren UND-Module (1,2,3,4) einer Eingabeebene zugeordnet sind und über ihre Ausgänge je ein zugeordnetes sicheres Speichermodul (9, 10, 11, 12) mit jeweils einem weiteren zugeordneten sicheren U N D-Modul mit Antivalenzvergleich (5, 6, 7, 8) einer Ausgaotebene verbunden ist, wobei jeweils der Ausgang jedes UND-Mcduls der Eingabeebene {!, 2,3,4) noch mit einer Einzelfehlermeldeeinrichtung (FMl. FM2, FM3. FM4) und der Ausgang jedes Speichermoduls (9, 10, 11, 12) einerseits mit einer Einzelabschalteinrichtung (ASi, AS2, AS3, AS4) und andererseits mit dem dynamischen Eingang jedes zugeordneten UND-Moduls der Ausgabeebene (5, 6, 7, 8) verbunden ist und daß zusätzlich an den einen statischen Eingang der UND-Module der Ausgabeebene (5, 6, 7, 8) die zugeordneten Eingangssignale (S 1, S\ S3,54) anliegen und an die anderen statischen Eingänge Masse angeschlossen ist (Fig. I).1. Signal-technically safe parallel output comparator for complementary data using a circuit arrangement with a number of safe AND modules corresponding to the number of bits with antivalence comparison, each with two static inputs for the complementary signals and one dynamic input for a dynamic L signal and in which, in the event of an error, a logical O signal is output and a shutdown takes place, characterized in that the safe AND modules (1,2,3,4) are assigned to an input level and an assigned safe memory module (9 , 10, 11, 12) is connected to a further assigned safe UN D module with antivalence comparison (5, 6, 7, 8) of an output level, whereby the output of each AND module of the input level {!, 2,3, 4) with an individual error reporting device (FMl. FM 2, FM3. FM4) and the output of each memory module (9, 10, 11, 12) on the one hand with an individual disconnection device (AS i, AS2, AS3, AS4) and on the other hand to the dynamic input of each assigned AND module of the output level (5, 6, 7, 8) and that in addition to the one static input of the AND modules of the output level (5, 6 , 7, 8) the assigned input signals (S 1, S \ S3, 54) are present and ground is connected to the other static inputs (Fig. I). 2. Signaltechnisch sicherer paralleler Ausgabevergleicher für antivalente Daten unter Verwendung einer Schaltungsanordnung mit einer der Bitzahl entsprechende Anzahl sicherer UND-Module mit Antivalenzvergleich, die jeweils mit zwei statischen Eingängen für die antivalenten Signale und einem dynamischen Eingang für ein dynamisches L-Signal versehen sind und bei der bei einem Fehler logisches O-Signul ausgegeben wird und eine Abschaltung erfolgt, dadurch gekennzeichnet, daß die sicheren UND-Module (1, 2, 3, 4) einer Eingabeebene zugeordnet und so in Reihe geschaltet sind, daß an dem dynamischen Eingang des ersten UND-Moduls (1) das dynamische L-Signal anliegt und sein Ausgang mit dem dynamischen Eingang des nächsten sicheren UND-Moduls (2) usw. verbunden ist, wobei der Ausgang des letzten UND-Moduls(4) der Eingabeebene mit einer Sammelfehlermeldeeinrichtung (FM)sowie einem einzelnen sicheren Speichermodul (13) verbunden ist. dessen Ausgang einerseits zu einer Sammelabschaltvorrichtung'/45,/führt und andererseits parallel an die dynamischen Eingänge von weiteren jedem Bit zugeordneten sicheren UND-Moduln mit Antivalenzvergleich (5, 6, 7, 8) einer Ausgabeebene angeschlossen ist und daß zusätzlich an den statischen Eingängen der UND-Module (5, 6, 7, 8) der Ausgabeebene die zugeordneten Eingangssignale (S 1,52, S3. 54) anliegen und an die anderen statischen Eingänge Müsse angeschlossen ist (F i g. 2).2. Signal-technically safe parallel output comparator for complementary data using a circuit arrangement with a number of safe AND modules corresponding to the number of bits with complementary comparison, which are each provided with two static inputs for the complementary signals and a dynamic input for a dynamic L signal and with which is output in the event of an error, a logical O signal and a shutdown occurs, characterized in that the safe AND modules (1, 2, 3, 4) are assigned to an input level and are connected in series so that the dynamic input of the first AND module (1) the dynamic L signal is applied and its output is connected to the dynamic input of the next safe AND module (2) etc., whereby the output of the last AND module (4) of the input level is connected to a collective error message device ( FM) and a single secure memory module (13) is connected. the output of which leads on the one hand to a collective disconnection device '/ 45, / and on the other hand is connected in parallel to the dynamic inputs of further safe AND modules with non-equivalence comparison (5, 6, 7, 8) assigned to each bit of an output level and that in addition to the static inputs of the AND modules (5, 6, 7, 8) of the output level, the assigned input signals (S 1,52, S3. 54) are present and the other static inputs MUST are connected (Fig. 2). i. Signaltcchnisch sicherer paralleler Ausgabcvergleicher nach Anspruch I oder 2. dadurch gekennzeichnet, daß die sicheren Speichermoduln (9,10,11, 12, 13) durch kapazitive Beschallung mit einer HaI-teverzögerung gegen kurzzeitige Antivalenzeinbrüchc versehen sind. i. Signal-technically secure parallel output comparator according to claim 1 or 2, characterized in that the secure memory modules (9, 10, 11, 12, 13) are provided with a half-time delay against short-term non-equivalence drops by means of capacitive sound. Die Erfindung bezieht sich auf einen signaltechnisch sicheren parallelen Ausgabevergleicher gemäß dem Oberbegriff der Ansprüche 1 und 2.The invention relates to a signal-technically safe parallel output comparator according to the Preamble of claims 1 and 2. In einer Reihe von Prozessen, in denen Daten verarbeitet werden, muß man sicher sein, daß auch die richtigen Daten verarbeitet werden. Um einen fehlerfreien Betrieb zu erreichen, arbeitet man mit antivalenten Datenpaaren. Diese müssen bitweise auf Übereinstimmung verglichen werden. Jn besonders sicherheitsgefährdeien Anlagen muß der Vergleicher in sich sicher sein und die sofortige Ausgabe von Fehlermelde- und Abschahsignalen gewährleisten. Bei der parallelen Verarbeitung mehrerer Bitpaare kann dies entweder ein Einzelfehlermeldesignal oder ein Sammelfehlermeldesigna! sein.In a number of processes in which data is processed you have to be sure that the correct data is being processed. To have a flawless To achieve operation, one works with antivalent data pairs. These must be compared bit by bit for a match. Jn particularly security threats Systems, the comparator must be secure in itself and the immediate output of error message and shutdown signals guarantee. When processing several pairs of bits in parallel, this can either be a single error signal or a collective error message designa! be. Ein Ausgabevergleicher gemäß dem Oberbegriff des Anspruches 1 ist z. B. bekannt aus der DE-OS 27 17 248. Bei der dortigen Schaltungsanordnung zur Überwachung von binären Signalen auf Antivalenz findet eine der Bitzahl entsprechende Anzahl sicherer UND-Modu'e mit Antivalenzvergleich Verwendung. Diese sind jeweils mit zwei statischen Eingängen für die antivalenten Signale und einem dynamischen Eingang für ein dynamisches L-Signal versehen. Bei einem Fehler wird logisches O-Signal ausgegeben und es erfolgt eine Abschaltung. Die Selbsthaltekette überwacht dort ein zweikanaliges Schak werk auf übereinstimmendes Arbeiten beider Kanäle; die Selbsthaltekette gibt die erarbeiteten Daten selbst nicht aus. Die Überwachung setzt dort zwar auch einen bitweisen Vergleich voraus, stellt aber nur fest, ob der Vergleich selbst in Ordnung ist. Dabei liegt strukturell die Selbsthaltekeue im Nebenschluß des Datenstroms.An output comparator according to the preamble of claim 1 is z. B. known from DE-OS 27 17 248. In the circuit arrangement there for monitoring binary signals for non-equivalence there is a the number of safe AND modules with non-equivalence comparison corresponding to the number of bits. These are each with two static inputs for the complementary signals and one dynamic input for one dynamic L signal provided. In the event of an error, a logical O signal is output and shutdown occurs. The self-retaining chain monitors a two-channel locking mechanism there for consistent work both channels; the self-holding chain does not output the data itself. The surveillance continues A bit-wise comparison is also required there, but it only determines whether the comparison itself is OK. Structurally, the self-holding cue is in the shunt of the data stream. Hier setzt die Erfindung ein mit der Aufgabe, einen sicheren parallelen Ausgabevergleicher für antivalente Daten zu schaffen, der sicher ist. und sich durch einfachen Aufbau und weitgehender Verwendung gleicher Module auszeichnet. Dabei sollen die Daten nicht nur sicher auf Übereinstimmung überwacht werden, sondern auch gesichert bitweise wieder ausgegeben werden. This is where the invention comes in with the task of providing a safe parallel output comparator for complementary ones To create data that is safe. and due to the simple structure and extensive use of the same Modules. The data should not only be safely monitored for consistency, but can also be output backed up bit by bit. Diese Aufgabe wird gemäß den kennzeichnenden Merkmalen der Ansprüche I und 2 gelöst, wobei einmal eine Einzelfehlerabschaltung (Fig. I) und einmal eine Sammelfehlerabschaltung (Fig.2) angesprochen wird.This object is achieved according to the characterizing features of claims I and 2, wherein once a single fault shutdown (Fig. I) and one Group fault shutdown (Fig. 2) is addressed. Nach der Erfindung liegt im Gegensatz zum Bekannten (Selbsthaltekette im Nebenschluß des Daiensiroins) nunmehr beim parallelen Ausgabevergieichcr der Datenstrom strukturell im Hauptschluß. Die Überwachung der Daten ist damit direkter und einfacher.According to the invention, in contrast to what is known (self-retaining chain in the shunt of the daisy-chain) now with the parallel output comparison the data stream is structurally in the main circuit. The supervision the data is thus more direct and simple. Eine weitere vorteilhafte Ausgestaltung ist dem Unteranspruch entnehmbar.Another advantageous embodiment can be found in the dependent claim. Die Erfindung wird im folgenden an einem Ausfiihrungsbeispiel anhand von Zeichnungen näher erläutert. In Fig. 1 ist ein signaltechnisch sicherer paralleler Ausgabevergleicher für vier Bit dargestellt. Der Vergleicher läßt sich natürlich auf jede beliebige Anzahl von Bit erweitern. Der Ausgabevergleicher bestehl aus drei Ebenen, nämlich einer Eingabeebene, in der der Antivalenzvergleich stattfindet, einer Speicherebene und einer Ausgabeeberte. In der Eingäbeebene ist für jedes Bitpanr ein sicheres UND-Moclul mil Antivalenz-Vergleich 1, 2, 3, 4 vorgesehen, von denen jedes zwei statische Eingänge und einen dynamischen Eingang hat. Der genaue Aufbau eines solchen Moduls ist in derThe invention is explained in more detail below using an exemplary embodiment with reference to drawings. In Fig. 1, a signal-technically safe parallel output comparator for four bits is shown. The comparator can of course be expanded to any number of bits. The output comparator bids three levels, namely an input level in which the non-equivalence comparison takes place, a storage level and an output officer. In the input level is for every Bitpanr a secure AND module with antivalence comparison 1, 2, 3, 4 are provided, each of which has two static inputs and one dynamic input. The exact structure of such a module can be found in the b5 Patentanmeldung P 27 17 248.1 beschrieben. In der zweiten Ebene sind sichere Spcichcrmoduln 9, 10. 11. 12 angeordnet. Die Ausgabeebene enthält wieder sichere UND-Moduln mit Antivalenzvergleichs,6,7,8 mit zweib5 patent application P 27 17 248.1 described. In the second level are secure memory modules 9, 10, 11, 12 arranged. The output level again contains safe AND modules with non-equivalence comparison, 6,7,8 with two