DE2709819A1 - Data bit comparator checking and test system - applies identical and non-identical bits to inputs of comparator using switched inverters - Google Patents

Abstract

The test system, for checking data list comparators, has controllable inverters (I1-Ik) connected to the input sides of the comparators (V1-Vk). The circuit (S) that controls the inverters switches them in and out in response to a central clock signal (T) during the comparison phase. When an inverter is switched out its comparator receives identical bits at its two inputs. With an inverter switched in the bits are not identical. The outputs of the comparators are coupled to an evaluator (A).

Description

Schaltungsanordnung zur Überorüfung von VergleichernCircuit arrangement for checking comparators

Die Erfindung betrifft eine Schaltungsanordnung zur uberwachung von für einen bitweisen Vergleich der über zwei getrennte Leitungawege übertragenen und im fehlerfreien Falle identischen Datensignale vorgesehenen Vergleichern.The invention relates to a circuit arrangement for monitoring for a bit-by-bit comparison of the transmitted via two separate line paths and in the error-free case identical data signals provided comparators.

Zur Erhöhung der Sicherheit vor allem in Nachrichten verarbeitenden Anlagen ist es allgemein bekannt, zumindest die für den Betrieb einer Anlage unbedingt notwendigen Anlagenteile zu verdoppeln. Auf diese Weise kann der Betrieb nicht nur bei Ausfall eines Anlagenteiles weitergeführt werden sondern es können auch durch ständigen Vergleich der von verdoppelten Einheiten abgegebenen Daten Überwachungsvorgänge durchgeführt bzw. im Falle eines Diagnosevorganges fehlerhaft arbeitende Einheiten ermittelt werden. Zur Erkennung der über getrennte Leitungswege von zwei identisch aufgebauten Verarbeitungseinheiten abgegebenen Daten auf Identität bzw. auf Nichtidentität sind Jeweils Vergleicher vorgesehen, in denen die empfangenen Daten bitweise überprüft werden und die im Falle einer Nichtübereinsti=ung der e;pfangenen Datenbits Ausgangssignale abgeben, die dann weitere Reaktionen auslesen. Solche Vergleicher arbeiten bitsynchron mit den Systemtakt und stellen ein sehr wirkungsvolles Fehlererkennungsnittel dar. Dabei ist allerdings Voraussetzung, daß die Vergleicher fehlerfrei arbeiten, d.h. daß ein Vergleicher seine Funktionen sowohl bei der Identitätsprdfung als aber auch bei der Nichtidentitätsprüfung fehlerfrei erfüllt. Da unter normalen Betriebsbe- dingungen ein Vergleicher im wesentlichen die Identität der empfangenen Datenbits feststellt und nur in den seltenen Fehlerfällen nicht identische Bits auftreten werden, ist eine unzuverlässige Funktion des Vergleichers bei der Nichtidentitätsprüfung nicht in dem gleichenNaße feststellbar wie bei der Identitätsprüfung. Um nun auch diese von einem Vergleicher geforderte Funktion ständig zu überwachen, besteht die Möglichkeit, den Vergleicher routinemäßig mit unterschiedlichen Prüfinformationen zu betreiben. Der damit verbundene Aufwand ist jedoch insofern beträchtlich, als dazu ein zusätzliches Prüfprogramm erstellt werden muß, das in bestimmten Abständen eine derartige routinemäßige Uberprüfung der Vergleicher ermöglicht.To increase security especially in message processing It is generally known to plants, at least the ones necessary for the operation of a plant to double the necessary system parts. In this way, the operation can not only can be continued in the event of failure of a part of the system but it can also be through constant comparison of the data provided by duplicated units Monitoring processes carried out or, in the case of a diagnostic process, malfunctioning units be determined. To identify the two identical via separate cable paths built-up processing units issued data for identity or non-identity Comparators are provided in each case, in which the received data is checked bit by bit and the output signals in the event of a non-agreement of the captured data bits submit, which then read out further reactions. Such comparators work bit-synchronously with the system clock and represent a very effective error detection tool. However, it is a prerequisite that the comparators work correctly, i.e. that a comparator performs its functions both in the identity check as well as Fulfilled without error in the non-identity check. Since under normal operating conditions a comparator essentially determines the identity of the received data bits and bits that are not identical will only occur in the rare error cases an unreliable function of the comparator in the non-identity check does not exist identifiable to the same extent as during the identity check. To now also this To constantly monitor the function required by a comparator, it is possible to routinely operate the comparator with different test information. However, the associated effort is considerable in that it is an additional one Test program must be created, which at certain intervals such a routine Checking the comparator allows.

Der Erfindung liegt die Aufgabe zugrunde, die volle Funktionsfähigkeit des Vergleichers, d.h. die Funktionsfähigkeit sowohl hinsichtlich einer Identitäts- als aber auch hinsichtlich einer Nichtidentitätsprüfung während des Betriebes ständig zu überwachen ohne daß dazu ein besonderes Programm erforderlich ist. Gemäß der Erfindung wird das dadurch erreicht, daß Jeweils einem Eingang eines Vergleichers ein über eine Steuerschaltung steuerbarer Inverter vorgeschaltet ist, daß die Steuerschaltung durch Bewertung eines zentralen Taktes den Inverter während eines Vergleichszyklusses derart abwechselnd ein- und ausschaltet, daß am Eingang des Vergleichers bei ausgeschaltetem Inverter ein identisches Bitpaar, bei eingeschaltetem Inverter ein nichtidentisches Bitpaar anliegt und daß zur Bewertung der vom Vergleicher während eines Vergleichszyklusses abgegebenen Ausgangssignale diesem eine auf den Empfang vorgegebener Bitkombinationen einstellbare Auswerteeinrichtung nachgeschaltet ist.The invention is based on the object of full functionality of the comparator, i.e. the functionality both with regard to an identity but also with regard to a non-identity check during operation to be monitored without a special program being required. According to the In accordance with the invention, this is achieved in that one input each of a comparator an inverter controllable via a control circuit is connected upstream of the control circuit by evaluating a central clock the inverter during a comparison cycle switches on and off alternately in such a way that at the input of the comparator when switched off Inverter an identical pair of bits, if the inverter is switched on, a non-identical pair Bit pair is present and that for the evaluation of the comparator during a comparison cycle output signals issued to this one on the receipt of predetermined bit combinations adjustable evaluation device is connected downstream.

Die erfindungsgemäße Schaltungsanordnung weist dabei den Vorteil auf, daß die Funktion des Vergleichers unabhängig von den empfangenen Datenbits eines Datensignals sowohl zur Prüfung auf Identität als auch zur Prüfung auf Nichtidentität ausgenützt wird. Die dazu vorgesehene zusätzliche Schaltung, die sich im wesentlichen auf den Einsatz von Invertern und Abtastschaltungen beschränkt, ermöglicht eine Überwachung sowohl der empfangenen Datensignale und damit der diese Signale sendenden Einrichtungen als auch die Überwachung der Vergleicher selbst hinsichtlich ihrer beiden Vergleichsfunktionen.The circuit arrangement according to the invention has the advantage that the function of the comparator is independent of the received data bits Data signal both for checking for identity and for checking for non-identity is exploited. The additional circuit provided for this purpose, which is essentially limited to the use of inverters and sampling circuits enables one Monitoring of both the received data signals and thus the signals sending these Facilities as well as the monitoring of the comparators themselves with regard to their two comparison functions.

Die Erfindung wird im folgenden anhand von zwei in der Zeichnung dargestellten Ausführungsbeispielen erläutert.The invention is illustrated below with reference to two in the drawing Embodiments explained.

Fig. 1 zeigt eine Anordnung, in der jedem Leitungspaar, auf dem im fehlerfreien Betrieb identische Bits auftreten, ein steuerbarer Inverter und ein Vergleicher zugeordnet ist.Fig. 1 shows an arrangement in which each line pair on which im error-free operation, identical bits occur, a controllable inverter and a Is assigned to the comparator.

Fig. 2 zeigt in Form eines Impulsdiagramms die Wirkungsweise der Anordnung nach Fig. 1.2 shows the mode of operation of the arrangement in the form of a pulse diagram according to Fig. 1.

In Fig. 3 ist eine Anordnung dargestellt, in der den Datenleitungen jedes Leitungsweges jeweils eine Abtastschaltung und ein steuerbarer Inverter zugeordnet ist und bei der lediglich ein gemeinsamer Vergleicher vorgesehen ist.In Fig. 3 an arrangement is shown in which the data lines a sampling circuit and a controllable inverter are assigned to each conduction path and in which only one common comparator is provided.

Fig. 4 zeigt wiederum ein Impulsdiagramm zur Erläuterung der Funktionsweise der Anordnung nach Fig. 3.4 again shows a pulse diagram to explain the mode of operation the arrangement according to FIG. 3.

Im Ausführungsbeispiel der Fig. 1 sind zwei Leitungswege L1 und L2 vorhanden, über deren k Leitungen die von einer ersten und von einer zweiten jeweils identisch aufgebauten Verarbeitungseinheit kommenden Datensignale seriell übertragen werden. Jedes Datensignal enthält k Bits, nämlich die Bits Al bis K1 bzw. A2 bis K2, die jeweils bitparallel angeboten werden. Jeweils einem eine Datenleitung des ersten und eine Datenleitung des zweiten Leitungsweges umfassenden Leitungspaar ist ein Vergleicher V1 bis Vk zugeordnet. Der erste Eingang jedes Vergleichers ist mit der von einer Verarbeitungseinheit kommenden Datenleitung direkt, mit der entsprechenden von der anderen Verarbeitungseinheit kommenden Datenleitung über einen steuerbaren Inverter I1 bis Ik verbunden.In the exemplary embodiment in FIG. 1, there are two conduction paths L1 and L2 present, over the k lines of a first and a second, respectively Identically constructed processing unit, incoming data signals are transmitted serially will. Each data signal contains k bits, namely bits A1 to K1 and A2 to K2, which are each offered bit-parallel. One data line of the first and a data line of the second conduction path comprising line pair a comparator V1 to Vk is assigned. The first input of each comparator is with the data line coming from a processing unit directly, with the corresponding data line coming from the other processing unit via a controllable one Inverter I1 to Ik connected.

Im Beispiel der Fig. 1 sind die Vergleicher V1 bis Vk mit den Datenleitungen des ersten Leitungsweges L1 direkt und mit den Datenleitungen des zweiten Leitungsweges L2 über die Inverter I1 bis Ik verbunden. Die Ausgänge der Vergleicher V1 bis Vk sind über ein Mischgatter G an eine Auswerteeinrichtung A angeschlossen. Zur Steuerung der Inverter I1 bis Ik ist eine Abtastschaltung S vorgesehen, die die Inverter während eines Vergleichszyklusses nacheinander ein- und ausschaltet. Der Abtastschaltung S, die als Scanner-Einrichtung arbeitet, steht dazu der systemeigene Takt T zur Verfügung. Die Ein- und Ausschaltung der Inverter I1 bis Ik über die Abtastschaltung S erfolgt dabei in der Weise, daß im Rhythmus des Taktes T aufeinanderfolgend abwechselnd alle In- verter I1 bis Ik ausgeschaltet und zyklisch jeweils ein Inverter eingeschaltet ist. Auf diese Weise wird erreicht, daß mit einem ersten Taktimpuls des Taktes T die Bits der beiden Leitungswege L1 und L2 unverändert an die Eingänge der Vergleicher V1 bis Vk gelangen, die Vergleicher also in diesem Falle auf Identität prüfen und mit dem nächsten Taktimpuls, durch den der dem ersten Vergleicher V1 vorgeschaltete Inverter I1 eingeschaltet wird, das erste über den zweiten Leitungsweg L2 übertragene Bit A2 invertiert wird, so daß der Vergleicher V1 nunmehr auf Nichtidentität prüft. In der beschriebenen Weise wiederholen sich diese Vorgänge, d.h. es wird mit dem nächsten Taktimpuls wieder der erste Inverter I1 ausgeschaltet, sämtliche Bits also wieder unverändert den Vergleichern angeboten und mit dem folgenden Taktimpuls dann der zweite Inverter I2 eingeschaltet. Auf diese Weise wird innerhalb eines Vergleichszyklus jedes über den zweiten Leitungsweg L2 übertragene Bit durch zyklische Einschaltung der Inverter zunächst unverändert und dann invertiert den betreffenden Vergleichern angeboten. Jeder Vergleicher führt somit während des normalen Betriebs eine Identitäts- und eine Nichtidentitätsprüfung durch.In the example of FIG. 1, the comparators V1 to Vk are connected to the data lines of the first conduction path L1 directly and with the data lines of the second conduction path L2 connected via the inverters I1 to Ik. The outputs of the comparators V1 to Vk are connected to an evaluation device A via a mixer G. For controlling the inverters I1 to Ik, a sampling circuit S is provided, which the inverter during of a comparison cycle switches on and off one after the other. The sampling circuit S, which works as a scanner device, is provided with the system's own clock T Disposal. The switching on and off of the inverters I1 to Ik via the sampling circuit S takes place in such a way that in the rhythm of the bar T successively alternately alone- verter I1 to Ik switched off and cyclically switched on Inverter is switched on. In this way it is achieved that with a first Clock pulse of clock T the bits of the two conduction paths L1 and L2 unchanged the inputs of the comparators V1 to Vk arrive, so the comparators in this one Check trap for identity and with the next clock pulse, through the first Comparator V1 upstream inverter I1 is switched on, the first via the second conduction path L2 transmitted bit A2 is inverted, so that the comparator V1 now checks for non-identity. Repeat in the manner described these processes, i.e. the first inverter becomes again with the next clock pulse I1 switched off, so all bits are again offered to the comparators unchanged and the second inverter I2 is switched on with the following clock pulse. on in this way, each is via the second conduction path within a comparison cycle L2 transmitted bit initially unchanged due to cyclic activation of the inverters and then offered inverted to the respective comparators. Every comparator leads thus an identity check and a non-identity check during normal operation by.

Über das Mischgatter G stehen die Ausgangssignale der Vergleicher V1 bis Vk der Auswerteeinrichtung A zur Verfügung, die auf bestimmte Bitkombinationen einstellbar ist und die für den fehlerfreien Betrieb taktsynchron abwechselnd Gleich- und Ungleichmeldungen erwartet.The output signals of the comparators are available via the mixer G V1 to Vk of the evaluation device A are available, which are based on certain bit combinations can be set and the isochronously alternating synchronous and inequality reports expected.

Zur Erläuterung der Wirkungsweise wird auf Fig. 2 verwiesen. Dort ist in der ersten Zeile der Takt T dargestellt, der der Abtastschaltung S zur Verfügung steht. In den folgenden drei Zeilen sind die auf den Datenleitungen des ersten Leitungsweges L1 bitparallel angebotenen Bits Al bis K1, in den folgenden drei Zeilen die auf dem zweiten Leitungsweg L2 bitparallel angebotenen Bits A2 bis K2 eines Datensignals dargestellt. Die folgenden drei Zeilen zeigen die Einschaltesignale für die Inverter I1 bis Ik.Reference is made to FIG. 2 to explain the mode of operation. there the clock T, which is available to the sampling circuit S, is shown in the first line stands. In the following three lines are those on the data lines of the first conduction path Bits A1 to K1 offered bit-parallel to L1, in the following three lines the ones on bits A2 to K2 of a data signal offered bit-parallel to the second conduction path L2 shown. The following three lines show the switch-on signals for the inverters I1 to Ik.

Schließlich enthält die Darstellung der Fig. 2 noch die an den Eingängen der Vergleicher V1 bis Vk anliegenden Bits, sowie in der letzten Zeile das der Auswerteeinrichtung A angebotene Signal, das dieser ebenfalls taktsynchron zur Verfügung steht.Finally, the representation in FIG. 2 also contains that at the inputs the comparator V1 to Vk pending bits, and in the last line that of the evaluation device A offered signal that this is also available isochronously.

Für einen ersten Vergleichszyklus VZi wird angenommen, daß über die Datenleitungen des ersten Leitungsweges L1 die Bits Al=l, Bl=1 ... K1=0 und über die Datenleitungen des zweiten Leitungsweges L2 die identischen Bits A2=1, B2=I ... K2=O übertragen werden. Weiterhin wird angenommen, daß während des Vergleichszyklus VZ1 alle Vergleicher V1 bis Vk sowohl hinsichtlich der Identitätsprüfung als auch hinsichtlich der Nichtidentitätsprüfung fehlerfrei arbeiten. Nimmt man weiterhin an, daß dabei ein Vergleicher bei identischen Eingangssignalen an seinem Ausgang eine 0, bei nichtidentischen Eingangssignalen eine 1 abgibt, so wird während des ersten Vergleichszyklus VZI über das Mischgatter G der Auswerteeinrichtung A die Bitfolge 0101 ... 01 angeboten.For a first comparison cycle VZi it is assumed that over the Data lines of the first line path L1 the bits Al = l, Bl = 1 ... K1 = 0 and the identical bits via the data lines of the second conduction path L2 A2 = 1, B2 = I ... K2 = O are transmitted. It is also assumed that during the Comparison cycle VZ1 all comparators V1 to Vk both with regard to the identity check and work flawlessly with regard to the non-identity check. Taking furthermore that there is a comparator at his If the output outputs a 0, if the input signals are not identical, a 1, then during of the first comparison cycle VZI via the mixer G of the evaluation device A. the bit sequence 0101 ... 01 is offered.

Diese Bitkombination entspricht dem fehlerfreien Betrieb. Tritt während des zweiten Vergleichszyklus VZ2 ein Bitfehler auf, ist beispielsweise das Bit A?=l und das Bit A2=0, so wird der Auswerteeinrichtung A die Bitkombination 1011 ... 11 angeboten.This bit combination corresponds to error-free operation. Occurs during of the second comparison cycle VZ2 shows a bit error, for example the bit A? = 1 and the bit A2 = 0, the evaluation device A receives the bit combination 1011 ... 11 offered.

Diese Bitkombination signalisiert somit einen Bitfehler BF, wobei darüber hinaus feststellbar ist, daß das erste Bit im Datensignal nicht identisch empfangen wurde.This bit combination thus signals a bit error BF, where It can also be determined that the first bit in the data signal is not identical was received.

Während eines dritten Vergleichszyklus VZ3 sei angenommen, daß einer der Vergleicher, im Beispiel der Vergleicher V1, fehlerhaft hinsichtlich der Identitätsprüfung arbeitet. In diesem Falle stimmen zwar die Bits Al, B1 bis K1 mit den Bits A2, B2 bis E2 überein, doch wird infolge der fehlerhaften Funktion des Vergleichers V1 bei der Identitätsprüfung an seinem Ausgang ein fehlerhaftes Ausgangssignal gebildet. Das führt dazu, daß der Auswerteeinrichtung A die Bitkombination liii ... 1i angeboten und dort als Fehlersignal VFI erkannt wird, das auf einen Fehler hinsichtlich der Identitätsprüfung eines Vergleichers hinweist.During a third comparison cycle VZ3 it is assumed that one the comparator, in the example the comparator V1, is faulty with regard to the identity check is working. In this case, the bits A1, B1 to K1 agree with the bits A2, B2 to E2, but as a result of the incorrect operation of the comparator V1 an incorrect output signal is formed at its output during the identity check. This means that the evaluation device A is offered the bit combination liii ... 1i and there is recognized as an error signal VFI, which indicates an error with regard to the Identity check of a comparator indicates.

Schließlich ist auch das fehlerhafte Verhalten eines Vergleichers bei einer Nichtidentitätsprüfung feststellbar, wie beim Vergleichszyklus VZ4 gezeigt wird. Auch hier sind die über die Leitungswege L1 und L2 angebotenen Bits Al bis K1 und A2 bis K2 identisch. Arbeitet Jedoch, wie in Fig. 2 dargestellt ist, der Vergleicher V2 bei der Nichtidentitätsprüfung fehlerhaft, so führt das bei der Einschaltung des Inverters I2 dazu, daß am Ausgang des Vergleichers V2 anstelle eines richtigen Signals 1 das fehlerhafte Signal 0 abgegeben wird. In diesem Falle steht der Auswerteeinrichtung A die Bitkombination 0100 ... 01 zur Verfügung, was als Fehler VF2 bei der Nichtidentitätsprüfung ausgewertet wird.Finally, there is also the incorrect behavior of a comparator detectable in the event of a non-identity check, as shown in the comparison cycle VZ4 will. Here, too, the bits A1 bis offered via the conduction paths L1 and L2 K1 and A2 to K2 identical. However, as shown in Fig. 2, the Comparator V2 defective in the non-identity check, this is what happens when it is switched on of the inverter I2 to the fact that at the output of the comparator V2 instead of a correct Signal 1 the faulty signal 0 is output. In this case, the evaluation device is available A the bit combination 0100 ... 01 is available, what as an error VF2 is evaluated during the non-identity check.

Die der Auswerteeinrichtung A angebotenen Bitkombinationen ermöglichen somit eine eindeutige Auswertung sowohl im Hinblick auf Bitfehler im übertragenen Datensignal als auch im Hinblick auf ein fehlerhaftes Verhalten der Vergleicher bei der Funktion der Identitäts- und der Nichtidentitätsprüfung.The bit combinations offered to the evaluation device A enable thus a clear evaluation both with regard to bit errors in the transmitted Data signal as well as with regard to incorrect behavior of the comparators in the identity and non-identity verification function.

In einem zweiten Ausführungsbeispiel der Erfindung, das in Fig.In a second embodiment of the invention, which is shown in Fig.

3 dargestellt ist, sind jeweils alle Datenleitungen des ersten Leitungsweges L1 und alle Datenleitungen des zweiten Leitungsweges L2 Jeweils an eine Abtastschaltung ASI bzw. AS2 angeschlossen. Der Ausgang einer Abtastschaltung, im Beispiel der Ausgang der Abtastschaltung AS2,ist mit einem einzigen Vergleicher V direkt, der Ausgang der anderen Abtastschaltung, im Beispiel der Ausgang der Abtastschaltung AS1, über einen Inverter I1 mit dem anderen Eingang des Vergleichers V verbunden. Unter Steuerung des Systemtaktes T werden die einzelnen Datenleitungen der beiden Leitungswege L1 und L2 während Jedes Vergleichszyklusses nacheinander abgetastet. Uber einen Zähler Z, dem ebenfalls der Systemtakt T zugeführt wird, ist ein dem Vergleicher V vorgeschalteter Inverter, im Beispiel der Inverter I1 steuerbar. Damit wird erreicht, daß die Bits eines Leitungspaares, d.h. also die Bits M, A2; Bi, B2 bis K1, S2 Jeweils bei ausgeschaltetem Inverter I1 unverändert und bei eingeschaltetem Inverter I1 durch Invertierung der Bits des ersten Leitungsweges verändert den Eingängen des Vergleichers V zugeführt werden. Auf diese Weise führt der Vergleicher V einmal eine Identitäts- und zur nächsten Taktzeit durch Einschaltung des Invertierers I1 eine Nichtidentitätsprüfung durch. Die am Ausgang des Vergleichers V auftretenden Bitkombinationen stehen wiederum einer Auswerteeinrichtung A zur Verfügung, die taktsynchron Identitäts- und Nichtidentitätssignale erwartet.3, all data lines are in each case of the first conduction path L1 and all data lines of the second conduction path L2 each to a scanning circuit ASI or AS2 connected. The output of a sampling circuit, in the example the output of the sampling circuit AS2 is the output directly with a single comparator V the other sampling circuit, in the example the output of the sampling circuit AS1, via an inverter I1 is connected to the other input of the comparator V. Under control of the system clock T, the individual data lines of the two line paths L1 and L2 scanned in sequence during each comparison cycle. Via a counter Z, to which the system clock T is also fed, is a comparator V connected upstream Inverter, in the example the inverter I1 controllable. This ensures that the bits of a line pair, i.e. the bits M, A2; Bi, B2 to K1, S2 each with switched off Inverter I1 unchanged and when inverter I1 is switched on by inverting the Bits of the first conduction path changed to the inputs of the comparator V supplied will. In this way, the comparator V leads once an identity and to next cycle time by switching on the inverter I1 a non-identity check by. The bit combinations occurring at the output of the comparator V are in turn an evaluation device A available, the clock-synchronous identity and non-identity signals expected.

Die Funktion der in Fig. 3 dargestellten Anordnung wird anhand eines in Fig. 4 dargestellten Impulsdiagrammes erläutert. Dort ist in der ersten Zeile der Systemtakt T dargestellt. In den folgenden drei Zeilen sind die Datenleitungen des ersten Leitungsweges L1 und in den nächsten drei Zeilen die Datenleitungen des zweiten Leitungsweges L2 dargestellt. Weiterhin enthält die Darstellung in Fig. 2 die Einschaltsignale für den Inverter I1, sowie die am Eingang des Vergleichers V anliegenden Eingangssignale.The function of the arrangement shown in Fig. 3 is based on a 4 illustrated timing diagram explained. There is on the first line the system clock T is shown. In the following three lines are the data lines of the first conduction path L1 and in the next three lines the data lines of the second Line path L2 shown. Furthermore, the illustration in FIG. 2 contains the switch-on signals for the inverter I1, as well as the input signals present at the input of the comparator V.

In der letzten Zeile sind die der Auswerteeinrichtung A angebotenen Bitkombinationen dargestellt.In the last line, those offered by evaluation device A are shown Bit combinations shown.

Es wird wieder angenommen, daß der Vergleicher im fehlerfreien Betrieb bei eingangsseitig identischen Bits am Ausgang eine 0, bei eingangsseitig nichtidentischen Bits am Ausgang eine 1 abgibt. Während eines ersten Vergleichszyklus VZ1 treten auf den Datenleitungen des ersten und des zweiten Leitungsweges L1 und L2 Jeweils identische Bits auf. Ebenso arbeitet der Vergleicher V fehlerfrei. Wie vorher beschrieben wird unter Steuerung des Taktes T jeweils die erste Datenleitung des ersten und des zweiten Leitungsweges abgetastet, wobei der Inverter I1 ausgeschaltet ist. Das bedeutet, daß die Datenbits Al=l und A2=1 unverändert am Eingang des Vergleichers V anliegen, so daß dieser durch Feststellung der Identität der beiden Bits eine 0 an seinem Ausgang abgibt. Mit dem nächsten Taktimpuls wird der Inverter I1 eingeschaltet, so daß nunmehr das Bit Al invertiert am Eingang des Vergleichers V anliegt und dieser aufgrund der fehlerfreien Nichtidentitätsprüfung an seinem Ausgang das Signal 1 abgibt.It is again assumed that the comparator is in error-free operation If the bits are identical on the input side, a 0 at the output, if the bits are not identical on the input side Bits at the output emits a 1. Step during a first comparison cycle VZ1 on the data lines of the first and second conduction paths L1 and L2, respectively identical bits. The comparator V also works without errors. As previously described is under control of the clock T, the first data line of the first and of the second conduction path is scanned, the inverter I1 being switched off. That means that the data bits A1 = 1 and A2 = 1 remain unchanged at the input of the comparator V are present, so that this by determining the identity of the two bits a Emits 0 at its output. With the next clock pulse the inverter I1 is switched on, so that now the bit Al is inverted at the input of the comparator V and this due to the error-free non-identity check at its output, the signal 1 gives away.

Zum nächsten Taktzeitpunkt werden die zweiten Datenleitungen der Leitungswege L1 und L2 abgetastet, so daß nunmehr das Bit 31=1 und B2=1 an die Eingänge des Vergleichers V gelangen, dort auf Identität geprüft werden und das Ausgangssignal 0 abgegeben wird.At the next clock time, the second data lines become the line paths L1 and L2 are scanned so that now bit 31 = 1 and B2 = 1 at the inputs of the comparator V arrive, are checked there for identity and the output signal 0 is emitted will.

Auf diese Weise werden alle Datenleitungen des ersten und zweiten Leitungsweges abgetastet, wobei jeweils der Vergleicher abwechselnd eine Identitäts- und eine Nichtidentitätsprüfung durchführt. Die Auswerteeinrichtung A stellt aufgrund der am Ausgang des Vergleichers abgegebenen Bitkombination 010 ... 01 sowohl eine fehlerfreie Datenübertragung als auch eine fehlerfreie Funktion des Vergleichers fest. Für den nächsten Vergleichszyklus VZ2 wird angenommen, daß die über die beiden Leitungswege übertragenen Datensignale hinsichtlich des ersten Bits nicht identisch sind (A1=1, A2=0). In der beschriebenen Weise werden die Datenleitungen der beiden Leitungswege L1 und L2 abgetastet, wobei einmal der Inverter I1 aus- und beim jeweils folgenden Taktimpuls eingeschaltet ist. Am Ausgang des Vergleichers V steht somit die Bitkombination 1001 ... 01 zur Verfügung, die in der Auswerteeinrichtung A als Bitfehler BF erkannt wird.This way, all the data lines of the first and second Line path scanned, with the comparator alternating an identity and perform a non-identity check. The evaluation device A is based on both a error-free data transmission as well as an error-free function of the comparator fixed. For the next comparison cycle VZ2 it is assumed that the two Line paths transmitted data signals are not identical with regard to the first bit are (A1 = 1, A2 = 0). In the manner described, the data lines of the two Line paths L1 and L2 scanned, with the inverter I1 off and on each time following clock pulse is switched on. At the output of the comparator V is thus the Bit combination 1001 ... 01 is available in the evaluation device A is recognized as a bit error BF.

Für den dritten Vergleichszyklus VZ3 sei angenommen, daß die auf beiden Leitungswegen übertragenen Datensignale identisch sind, daß jedoch der Vergleicher V in seiner Funktion der Identitätsprüfung fehlerhaft arbeitet. Das äußert sich darin, daß der Vergleicher bei identisch anliegenden Eingangssignalen das der Nichtidentität zugeordnete Ausgangssignal, also im Beispiel das Ausgangssignal 1 abgibt. Durch Abtastung der einzelnen Datenleitungen mit abwechselnder Ein- und Ausschaltung des Inverters I1 wird der Auswerteeinrichtung in diesem Falle die Bitkombination 1111 ... 11 angeboten, die zur Erkennung eines solchen Vergleicherfehlers FV1 führt. Schließlich ist für den vierten Vergleichszyklus VZ4 angenommen, daß der Vergleicher hinsichtlich seiner Funktion bei der Nichtidentitätsprüfung fehlerhaft arbeitet, d.h.For the third comparison cycle VZ3 it is assumed that the on both The data signals transmitted over the line are identical, but that of the comparator V works incorrectly in its identity verification function. That expresses itself in that the comparator is that of the non-identity when the input signals are identical assigned output signal, i.e. output signal 1 in the example. By Scanning of the individual data lines with alternating switching on and off of the Inverter I1 is the evaluation device the bit combination 1111 in this case ... 11, which leads to the detection of such a comparator error FV1. Finally, it is assumed for the fourth comparison cycle VZ4 that the comparator works incorrectly with regard to its function in the non-identity check, i.e.

bei Anliegen nichtidentischer Eingangssignale das einer Identitätsprüfung zugeordnete Ausgangssignal, im Beispiel das Ausgangssignal 0 abgibt. In einem solchen Falle wird der Auswerteeinrichtung A die Bitkombination 0000 ... 00 angeboten, die dort als Vergleichsfehler FV2 hinsichtlich Nichtidentitätsprüfung erkannt wird. Ebenso wie im Ausführungsbeispiel nach Fig. 1 kann die Auswerteeinrichtung A auf den Empfang bestimmter Bitkombinationen eingestellt werden, so daß nach den beschriebenen Fehlerarten unterschieden werden kann.if there are non-identical input signals, that of an identity check assigned output signal, in the example outputs the output signal 0. In such a Case, the evaluation device A is offered the bit combination 0000 ... 00, the is recognized there as a comparison error FV2 with regard to non-identity check. As in the embodiment of FIG. 1, the evaluation device A can the reception of certain bit combinations can be set so that according to the described Types of error can be distinguished.

3 Patentansprüche 4 Figuren3 claims 4 figures

Claims (3)

Patentansprüche Schaltungsanordnung zur Uberwachung von für einen bitweisen Vergleich der über zwei getrennte Leitungswege übertragenen und im fehlerfreien Falle identischen Datensignale vorgesehenen Vergleichern, d a d u r c h g e k e n n z e i c h n e t , daß jeweils einem Eingang eines Vergleichers (V1 bis Vk in Fig. 1; V in Fig. 3) ein über eine Steuerschaltung (S) steuerbarer Inverter (I1 bis Ik in Fig. 1; I in Fig. 2) vorgeschaltet ist, daß die Steuerschaltung (s) durch Bewertung eines zentralen Taktes (T) den Inverter (11 bis Ik in Fig. 1; I in Fig. 3) während eines Vergleichszyklus (VZ1 bis VZ4 in Fig. 2 und Fig. 4) derart abwechselnd ein- und ausschaltet, daß am Eingang des Vergleichers (V1 bis Vk in Fig. 1; V in Fig. 3) bei ausgeschaltetem Inverter ein identisches Bitpaar (Al, A2; B1, B2; ... K1, K2) bei eingeschaltetem Inverter ein nicht identisches Bitpaar anliegt und daß zur Bewertung der vom Vergleicher (V1 bis Vk in Fig. 1; V in Fig. 3) während eines Vergleichszyklus abgegebenen Ausgangssignale diesem eine auf den Empfang bestimmter Bitkombinationen einstellbare Auswerteeinrichtung (A) nachgeschaltet ist. Circuit arrangement for monitoring for one bit-by-bit comparison of the transmitted via two separate cable paths and the error-free In the case of identical data signals provided comparators, d u r c h e k e n n z e i c h n e t that in each case one input of a comparator (V1 to Vk in Fig. 1; V in Fig. 3) an inverter (I1 to Ik in Fig. 1; I in Fig. 2) is connected upstream that the control circuit (s) through Evaluation of a central clock (T) the inverter (11 to Ik in Fig. 1; I in Fig. 3) alternately in this way during a comparison cycle (VZ1 to VZ4 in FIGS. 2 and 4) on and off that at the input of the comparator (V1 to Vk in Fig. 1; V in Fig. 3) with the inverter switched off, an identical pair of bits (A1, A2; B1, B2; ... K1, K2) when the inverter is switched on, a non-identical pair of bits is present and that for the evaluation of the comparator (V1 to Vk in Fig. 1; V in Fig. 3) during a Comparison cycle output signals this one on the receipt of certain Bit combinations adjustable evaluation device (A) is connected downstream. 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß für die zur Übertragung von identischen Bits vorgesehenen Datenleitungen der beiden Leitungswege CLI, L2) jeweils ein Vergleicher (V1 bis Vk) und für Jede der Datenleitungen eines Leitungsweges (z.B. L2) ein steuerbarer Inverter Cii bis Ik) vorgesehen ist und daß die zur Steuerung der Inverter (11 bis Ik) vorgesehene Steuerschaltung (S) als Abtastschaltung ausgebildet ist, die die Inverter (I1 bis Ik) während Jedes Vergleichszyklusses derart zyklisch ein- und ausschaltet, daß abwechselnd die auf sämtlichen Datenleitungen beider Leitungswege (L1, L2) auftretenden Bits unverändert und hinsichtlich eines Bitsinnerhalb eines Datenleitungspaares invertierten Datensignale an die Vergleicher Cvi bis Vk) gelangen.2. Circuit arrangement according to claim 1, d a d u r c h g e -k e n n z e i c h n e t that intended for the transmission of identical bits Data lines of the two line paths CLI, L2) each have a comparator (V1 to Vk) and a controllable one for each of the data lines of a line path (e.g. L2) Inverter Cii to Ik) is provided and that the control of the inverter (11 to Ik) provided control circuit (S) is designed as a sampling circuit that the Inverter (I1 to Ik) cyclically on and off during each comparison cycle turns off that alternately on all data lines of both lines (L1, L2) occurring bits unchanged and with regard to one bit within one Data line pair inverted data signals reach the comparators Cvi to Vk). 3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß jedem Leitungsweg CLI, L2) jeweils eine durch den zentralen Takt (T) steuerbare Abtastschaltung (AS1, AS2) zugeordnet ist, in der während eines Vergleichszyklus die einzelnen Datenleitungen der Leitungswege zyklisch abgetastet werden, daß ein gemeinsamer Vergleicher (V) vorgesehen und an seinem ersten Eingang direkt mit dem Ausgang einer Abtastschaltung (beispielsweise AS2), an seinem zweiten Eingang über einen steuerbaren Inverter (beispielsweise I1) mit dem Ausgang der anderen Abtastschaltung (AS?) verbunden ist und daß zur abwechselnden Ein- und Ausschaltung des Inverters (I1) eine durch den zentralen Takt (T) steuerbare Zählschaltung (Z) vorhanden ist, die den Inverter (I1) während jedes Vergleichszyklusses derart zyklisch ein- und ausschaltet, daß abwechselnd die auf den abgetasteten Datenleitungen beider Leitungswege CLI, L2) auftreten den Bits unverändert und hinsichtlich eines Bits innerhalb der abgetasteten Datenleitungen invertierten Datensignale an den Vergleicher (V) gelangen.3. Circuit arrangement according to claim 1, d a d u r c h g e -k e n n z e i c h n e t that each line path CLI, L2) in each case one through the central Clock (T) controllable sampling circuit (AS1, AS2) is assigned in which during a Comparison cycle the individual data lines of the line routes are scanned cyclically that a common comparator (V) is provided and at its first input directly to the output of a sampling circuit (e.g. AS2), to its second Input via a controllable inverter (e.g. I1) with the output of the other sampling circuit (AS?) is connected and that for alternating switching on and off of the inverter (I1) a counting circuit (Z) controllable by the central clock (T) is present that the inverter (I1) during each comparison cycle so cyclically on and off that alternately the scanned data lines of both Line paths CLI, L2) occur unchanged with the bits and with regard to one bit inverted data signals to the comparator within the scanned data lines (V) arrive.