DE3243699C2 - Signaltechnisch sicherer paralleler Ausgabevergleicher - Google Patents

Abstract

Die Erfindung bezieht sich auf einen sicheren parallelen Ausgabevergleicher für antivalente Daten. Die Erfindung besteht darin, daß für jedes Bit ein sicheres UND-Modul mit Antivalenzvergleich (1, 2, 3, 4), zwei statischen und einem dynamischen Eingang vorgesehen ist, wobei die antivalenten Signale (S1, S1, S2, S2, S3, S3, S4, S4) an die statischen Eingänge geführt sind und am dynamischen Eingang ständig L-Signal liegt, daß der Ausgang jedes sicheren UND-Moduls (1, 2, 3, 4) mit einem sicheren Speichermodul (9, 10, 11, 12) und einer Einzelfehlermeldeeinrichtung (FM1, FM2, FM3, FM4) verbunden ist und daß der Ausgang jedes sicheren Speichermoduls (9, 10, 11, 12) mit einer Einzelabschalteinrichtung (AS1, AS2, AS3, AS4) und mit dem dynamischen Eingang eines weiteren sicheren UND-Moduls mit Antivalenzvergleich (8, 9, 10, 11) verbunden ist, wobei an einen der statischen Eingänge das Eingangssignal (S1, S2, S3, S4) geführt ist, während der andere statische Eingang an Masse liegt.

Description

statischen und einem dynamischen Eingang.

An die dynamischen Eingänge der sicheren UND-Moduln 1,2,3,4 ist das L-Signal eines nicht dargestellten Generators gelegt. An die statischen Eingänge werden die antivalenten Signalpaare 51. 51, SZ 52, 53, S3. 54, 54 . gelegt. Die Ausgänge sind mit den Speichermoduln 9, 10, 1 1. 12 verbunden. Außerdem werden an ihnen Fehlenrieldesignale für Einzelfehlermeldeeinrichtungen FM 1, FM 2. FM 3, FM 4 abgenommen. Diese Signale sind ständig L wenn die am Eingang liegenden anthalenten Signalpaare als fehlerlos erkannt worden sind. Im Falle von Zeitversatz oder Fehlern am Eingang wird das Fehlenrieldesignal kurzzeitig oder dauernd 0.

Die Speichermoduln 9, 10, 11, !2 sind gesetzt und iä liefern, wenn das Signal von den sicheren UND-Moduln I. 2, 3, 4 vorhanden ist, ebenfalls L-Signal. Wird das Signal am /?-Eingang 0, dann wird auch das Ausgangssignal des Speichermoduls 0, wobei eine zusätzliche HaI- :czei; eingebaut ist, die in der Zeichnung durch einen seitlichen Kondensator dargestellt ist Erfolgt ^r<ur eine kurze Störung, in der das Signal 0 wird, kann diese Zeit ausgeglichen werden. Wird eine bestimmte Zeit jedoch überschritten, in welcher das Signal 0 bleibt, wird ein .Abschaltesignal an die jeweilige Einzelabschalteinrichtung .451..45Z AS 3 bzw. AS 4 abgegeben.

Da das Fehlermeldesignal nur eine Funktion der anti- \ alcnten Signalpaare am Eingang ist, besteht die Möglichkeit, daß bei einer Störung eines Eingangs das Ein-/elfchlermeldesignal zwischen 0 und 1 pendelt. Die .Speichermodule können aber nur einmal auf 0 schalten, wenn das Fchlermeldesignal 0 war. Die Speichermoduln müssen infolgedessen dann wieder neu gesetzt werden.

1st das Ausgangssignal der Speichermoduln fehlerfrei, Sd wird es den sicheren UND-Moduln 5, 6, 7, 8 zügeführ! und an die dynamischen Eingänge gelegt. An je einem statischen Eingang dieser Moduln liegen die Signale 51. 52. 53. 54, die auch den sicheren UND-Moduln der Eingungsebene zugeführt werden. Die zweiten staiischen Eingänge der sicheren UND-Moduln der Ausgabeebene liegen an Masse. In den sicheren UND-Moduln der Ausgabeebene findet eine Pegelwandlung stan.

In Fig. 2 ist ein signaltechnisch sicherer paralleler Ausgabcvergleichcr dargestellt, der jedoch eine Sammelfchlcrmeldung und eine Sammelfehlerabschaltung enthält. In der Eingabeebene sind sichere UND-Moduln 1,2,3,4 angeordnet, in welchen der Antivalenzvergleich stattfindet. An den statischen Eingängen liegen die antivalenten Signalpaare 5 1. 5 1. 52, 52. 53, 53 . 54. 54. Kin L-Signai eines nicht dargestellten Generators wird an den dynamischen Eingang des sicheren UND-Moduls I der Eingabeebene gelegt. Der Ausgang dieses Moduls ist mit dem dynamischen Eingang des nächsten sicheren UND-Moduls 2 der Eingabeebene verbunden, dessen Ausgang mit dem dynamischen Eingang des nächsten sicheren UND-Moduls 3 und dessen Ausgang mit dem dynamischen Eingang des sicheren UND-Moduls 4 der Eingabeebene. An dessen Ausgang wird ein Sammeifehiermeidesignal abgenommen und einer Sammeliehlermeldeeinrichtung FM zugeführt.

Bei dieser Anordnung ist in der Speicherebene nur ein ein/einer sicherer Speichermodul 13 nötig, an dessen Ausgang ein Abschültcsignal für eine Sammelabschalteinrichtung .45 abgenommen werden kann. Das Ausgangssignal des sicheren Speichermoduls wird den dynamischen Eingängen der in der Auspabeebene angeordneten sicheren UND-Moduln 5,6,7,8 zugeführt.

An den statischen Eingängen der sicheren UND-Moduln 5,6, 7, C der Ausgabeebene liegen andererseits die Signale 51, 52, 53, 54, die auch der Eingabeebene zugeführt werden und die zweiten statischen Eingänge der sicheren UND-Moduln 5,6,7,8 liegen an Masse. Bei dieser Anordnung erfolgt die Fehlermeldung — gleichgültig bei welchem Bii eine Störung auftritt — unit es erfolgt eine Abschaltung nicht nur für ein einziges Bii. sondern für alle Bits gleichzeitig.

Der parallele Ausgabevergleicher nach der Erfindung hat den Vorteil, daß er signaltechnisch sicher und variabel ist und wenig Aufwand an fail-safe-Moduln pro zu vergleichendem Bitpaar aufweist.

Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Signaltechnisch sicherer paralieler Ausgabevergleicher für antivalente Daten unter Verwendung einer Schaltungsanordnung mit einer der Bitzahl entsprechenden Anzahl sicherer UND-Modu!e mit Antivalenzvergleich, die jeweils mit zwei statischen Eingängen für die antivalenten Signale und einem dynamischen Eingang für ein dynamisches L-Signal versehen sind und bei der bei einem Fehler logisches O-Signal ausgegeben wird und eine Abschaltung erfolgt, dadurch gekennzeichnet, daß die sicheren UND-Module (1,2,3,4) einer Eingabeebene zugeordnet sind und über ihre Ausgänge je ein zugeordnetes sicheres Speichermodul (9, 10, 11, 12) mit jeweils einem weiteren zugeordneten sicheren U N D-Modul mit Antivalenzvergleich (5, 6, 7, 8) einer Ausgaotebene verbunden ist, wobei jeweils der Ausgang jedes UND-Mcduls der Eingabeebene {!, 2,3,4) noch mit einer Einzelfehlermeldeeinrichtung (FMl. FM2, FM3. FM4) und der Ausgang jedes Speichermoduls (9, 10, 11, 12) einerseits mit einer Einzelabschalteinrichtung (ASi, AS2, AS3, AS4) und andererseits mit dem dynamischen Eingang jedes zugeordneten UND-Moduls der Ausgabeebene (5, 6, 7, 8) verbunden ist und daß zusätzlich an den einen statischen Eingang der UND-Module der Ausgabeebene (5, 6, 7, 8) die zugeordneten Eingangssignale (S 1, S\ S3,54) anliegen und an die anderen statischen Eingänge Masse angeschlossen ist (Fig. I).

2. Signaltechnisch sicherer paralleler Ausgabevergleicher für antivalente Daten unter Verwendung einer Schaltungsanordnung mit einer der Bitzahl entsprechende Anzahl sicherer UND-Module mit Antivalenzvergleich, die jeweils mit zwei statischen Eingängen für die antivalenten Signale und einem dynamischen Eingang für ein dynamisches L-Signal versehen sind und bei der bei einem Fehler logisches O-Signul ausgegeben wird und eine Abschaltung erfolgt, dadurch gekennzeichnet, daß die sicheren UND-Module (1, 2, 3, 4) einer Eingabeebene zugeordnet und so in Reihe geschaltet sind, daß an dem dynamischen Eingang des ersten UND-Moduls (1) das dynamische L-Signal anliegt und sein Ausgang mit dem dynamischen Eingang des nächsten sicheren UND-Moduls (2) usw. verbunden ist, wobei der Ausgang des letzten UND-Moduls(4) der Eingabeebene mit einer Sammelfehlermeldeeinrichtung (FM)sowie einem einzelnen sicheren Speichermodul (13) verbunden ist. dessen Ausgang einerseits zu einer Sammelabschaltvorrichtung'/45,/führt und andererseits parallel an die dynamischen Eingänge von weiteren jedem Bit zugeordneten sicheren UND-Moduln mit Antivalenzvergleich (5, 6, 7, 8) einer Ausgabeebene angeschlossen ist und daß zusätzlich an den statischen Eingängen der UND-Module (5, 6, 7, 8) der Ausgabeebene die zugeordneten Eingangssignale (S 1,52, S3. 54) anliegen und an die anderen statischen Eingänge Müsse angeschlossen ist (F i g. 2).

i. Signaltcchnisch sicherer paralleler Ausgabcvergleicher nach Anspruch I oder 2. dadurch gekennzeichnet, daß die sicheren Speichermoduln (9,10,11, 12, 13) durch kapazitive Beschallung mit einer HaI-teverzögerung gegen kurzzeitige Antivalenzeinbrüchc versehen sind.

Die Erfindung bezieht sich auf einen signaltechnisch sicheren parallelen Ausgabevergleicher gemäß dem Oberbegriff der Ansprüche 1 und 2.

In einer Reihe von Prozessen, in denen Daten verarbeitet werden, muß man sicher sein, daß auch die richtigen Daten verarbeitet werden. Um einen fehlerfreien Betrieb zu erreichen, arbeitet man mit antivalenten Datenpaaren. Diese müssen bitweise auf Übereinstimmung verglichen werden. Jn besonders sicherheitsgefährdeien Anlagen muß der Vergleicher in sich sicher sein und die sofortige Ausgabe von Fehlermelde- und Abschahsignalen gewährleisten. Bei der parallelen Verarbeitung mehrerer Bitpaare kann dies entweder ein Einzelfehlermeldesignal oder ein Sammelfehlermeldesigna! sein.

Ein Ausgabevergleicher gemäß dem Oberbegriff des Anspruches 1 ist z. B. bekannt aus der DE-OS 27 17 248. Bei der dortigen Schaltungsanordnung zur Überwachung von binären Signalen auf Antivalenz findet eine der Bitzahl entsprechende Anzahl sicherer UND-Modu'e mit Antivalenzvergleich Verwendung. Diese sind jeweils mit zwei statischen Eingängen für die antivalenten Signale und einem dynamischen Eingang für ein dynamisches L-Signal versehen. Bei einem Fehler wird logisches O-Signal ausgegeben und es erfolgt eine Abschaltung. Die Selbsthaltekette überwacht dort ein zweikanaliges Schak werk auf übereinstimmendes Arbeiten beider Kanäle; die Selbsthaltekette gibt die erarbeiteten Daten selbst nicht aus. Die Überwachung setzt dort zwar auch einen bitweisen Vergleich voraus, stellt aber nur fest, ob der Vergleich selbst in Ordnung ist. Dabei liegt strukturell die Selbsthaltekeue im Nebenschluß des Datenstroms.

Hier setzt die Erfindung ein mit der Aufgabe, einen sicheren parallelen Ausgabevergleicher für antivalente Daten zu schaffen, der sicher ist. und sich durch einfachen Aufbau und weitgehender Verwendung gleicher Module auszeichnet. Dabei sollen die Daten nicht nur sicher auf Übereinstimmung überwacht werden, sondern auch gesichert bitweise wieder ausgegeben werden.

Diese Aufgabe wird gemäß den kennzeichnenden Merkmalen der Ansprüche I und 2 gelöst, wobei einmal eine Einzelfehlerabschaltung (Fig. I) und einmal eine Sammelfehlerabschaltung (Fig.2) angesprochen wird.

Nach der Erfindung liegt im Gegensatz zum Bekannten (Selbsthaltekette im Nebenschluß des Daiensiroins) nunmehr beim parallelen Ausgabevergieichcr der Datenstrom strukturell im Hauptschluß. Die Überwachung der Daten ist damit direkter und einfacher.

Eine weitere vorteilhafte Ausgestaltung ist dem Unteranspruch entnehmbar.

Die Erfindung wird im folgenden an einem Ausfiihrungsbeispiel anhand von Zeichnungen näher erläutert. In Fig. 1 ist ein signaltechnisch sicherer paralleler Ausgabevergleicher für vier Bit dargestellt. Der Vergleicher läßt sich natürlich auf jede beliebige Anzahl von Bit erweitern. Der Ausgabevergleicher bestehl aus drei Ebenen, nämlich einer Eingabeebene, in der der Antivalenzvergleich stattfindet, einer Speicherebene und einer Ausgabeeberte. In der Eingäbeebene ist für jedes Bitpanr ein sicheres UND-Moclul mil Antivalenz-Vergleich 1, 2, 3, 4 vorgesehen, von denen jedes zwei statische Eingänge und einen dynamischen Eingang hat. Der genaue Aufbau eines solchen Moduls ist in der

b5 Patentanmeldung P 27 17 248.1 beschrieben. In der zweiten Ebene sind sichere Spcichcrmoduln 9, 10. 11. 12 angeordnet. Die Ausgabeebene enthält wieder sichere UND-Moduln mit Antivalenzvergleichs,6,7,8 mit zwei