DE3243699A1 - Protected parallel output comparator - Google Patents

Abstract

The invention relates to a protected parallel output comparator for antivalent data. The invention consists in that for each bit, a protected AND module with antivalence comparison (1, 2, 3, 4), two static inputs and one dynamic input is provided, the antivalent signals (S1, S1, S2, S2, S3, S3, S4, S4) being conducted to the static inputs and an L signal continuously being present at the dynamic input, that the output of each protected AND module (1, 2, 3, 4) is connected to a protected memory module (9, 10, 11, 12) and a single-error signalling device (FM1, FM2, FM3, FM4), and that the output of each protected memory module (9, 10, 11, 12) is connected to a single disconnecting device (AS1, AS2, AS3, AS4) and to the dynamic input of a further protected AND module with antivalence comparison (8, 9, 10, 11), the input signal (S1, S2, S3, S4) being conducted to one of the static inputs whilst the other static input is connected to earth. <IMAGE>

Description

Sicherer paralleler AusgabevergleicherSafe parallel output comparator

Die Erfindung betrifft einen -sicheren parallelen Ausgabevergleicher für antivalente Daten.The invention relates to a secure parallel output comparator for complementary data.

In einer Reihe von Prozessen, in denen Daten verarbeitet werden, muß man sicher sein, daß auch die richtigen Daten verarbeitet werden. Um einen fehlerfreien Betrieb zu erreichen, arbeitet man mit antivalenten Datenpaaren. Diese müssen bitweise auf Übereinstimmung verglichen werden. In besonders sicherheitsgefährdeten Anlagen muß der Vergleicher in sich sicher sein und die sofortige Ausgabe von Fehlermelde- und Abschaltsignalen gewährleisten. Bei der parallelen Verarbeitung mehrerer Bitpaare kann dies entweder ein Einzelfehlermeldesignal oder ein Sammelfehlermeldesignal sein.In a number of processes in which data must be processed you can be sure that the correct data is being processed. To have a flawless To achieve operation, one works with antivalent data pairs. These must be bit-wise be compared for agreement. In particularly security-endangered systems the comparator must be secure in itself and the immediate output of error messages and ensure shutdown signals. When processing several pairs of bits in parallel this can be either a single error message signal or a collective error message signal be.

Die Aufgabe besteht daher darin, einen sicheren parallelen Ausgabevergleicher für antivalente Daten zu schaffen, der bei aller Sicherheit so einfach wie möglich aufgebaut ist.The task is therefore to create a safe parallel output comparator to create complementary data that is as simple as possible with all security is constructed.

Die Aufgabe wird nach der Erfindung durch die in den Patentansprüchen angegebenen Maßnahmen gelöst.The object is achieved according to the invention by what is stated in the claims specified measures resolved.

Die Erfindung wird im folgenden an einem Ausführungsbeispiel anhand von Zeichnungen näher erläutert.The invention is illustrated below using an exemplary embodiment explained in more detail by drawings.

In Fig. 1 ist ein sicherer paralleler Ausgabevergleicher für vier Bit dargestellt. Der Vergleicher läßt sich natürlich auf jede beliebige Anzahl von Bit erweitern. Der Ausgabevergleicher besteht aus drei Ebenen, nämlich der Eingabeebene, in der der Antivalenzvergleich stattfindet, einer Speicherebene und der Ausgabeebene. In der Eingabeebene ist für jedes Bitpaar ein UND-Modul mit Antivalenzvergleich 1, 2, 3, 4 vorgesehen, von denen jedes zwei statische Eingänge und einen dynamischen Eingang hat. Der genaue Aufbau eines solchen Moduls ist in der Patentanmeldung P 27 17 248.1 beschrieben. In der zweiten Ebene sind ichge Speichermoduln 9, 10, 11, 12 angeordnet. Die Ausgabeebene enthält wieder sichere UND-Moduln 5, 6, 7, 8 mit zwei statischen und einem dynamischen Eingang.In Fig. 1 is a safe parallel output comparator for four Bit shown. The comparator can of course be used on any number of Extend bit. The output comparator consists of three levels, namely the input level, in which the non-equivalence comparison takes place, a memory level and the output level. In the input level there is an AND module with non-equivalence comparison for each bit pair 1, 2, 3, 4 are provided, each of which has two static inputs and one dynamic Has input. The exact structure of such a module is in the patent application P 27 17 248.1. On the second level there are storage modules 9, 10, 11, 12 arranged. The output level again contains safe AND modules 5, 6, 7, 8 with two static and one dynamic input.

An die dynamischen Eingänge der sicheren UND-Moduln 1, 2, 3, 4 ist das L-Signal eines nicht dargestellten Generators gelegt.The dynamic inputs of the safe AND modules 1, 2, 3, 4 are applied the L signal of a generator, not shown.

An die statischen Eingänge werden die antivalenten Signalpaare S1, S1, S2, S2, S3, 53, S4, S4, gelegt. Die Ausgänge sind mit den Speichermoduln 9, 10, 11, 12 verbunden. Außerdem wird an ihnen die Einzelfehlermeldung FM1, FM2, FM3, FM4 abgenommen. Dieses Signal ist ständig L, wenn die am Eingang liegenden antivienten Signalpaare als fehlerlos erkannt worden sind. Im Falle von Zeitversatz oder Fehlern am Eingang wird das Fehlermeldesignal kurzzeitig oder dauernd 0.The complementary signal pairs S1, S1, S2, S2, S3, 53, S4, S4. The outputs are connected to memory modules 9, 10, 11, 12 connected. In addition, the individual error messages FM1, FM2, FM3, FM4 accepted. This signal is always L when the antivient at the input Signal pairs have been recognized as faultless. In case of time lag or errors The error message signal at the input is briefly or permanently 0.

Die Speichermoduln 9, 10, 11, 12 sind gesetzt und liefern, wenn das Signal von den sicheren UND-Moduln 1, 2, 3, 4 vorhanden ist, ebenfalls L-Signal. Wird das Signal am eingang 0, dann wird auch das Ausgangssignal des Speichermoduls 0, wobei eine zusätzliche Haltezeit eingebaut ist, die in der Zeichnung durch den seitlichen Kondensator dargestellt ist. Erfolgt nur eine kurze Störung, in der das Signal 0 wird, kann diese Zeit ausgeglichen werden. Wird eine bestimmte Zeit jedoch überschritten, in welcher das Signal 0 ist, wirjein Einzelbitabschaltesignal AS1, AS2, AS3, AS4 abgegeben.The memory modules 9, 10, 11, 12 are set and deliver when that Signal from safe AND modules 1, 2, 3, 4 is present, also L signal. If the signal at the input is 0, then the output signal of the memory module also becomes 0, whereby an additional holding time is built in, which is indicated in the drawing by the lateral condenser is shown. If there is only a brief disruption in which the Signal becomes 0, this time can be compensated. Will be a certain time, however exceeded, in which the signal is 0, wej a single bit deactivation signal AS1, AS2, AS3, AS4 submitted.

Da das Fehlermeldesignal nur eine Funktion der antivalenten Signalpaare am Eingang ist, besteht die Möglichkeit, daß bei einer Störung eines Eingangs das Einzelfehlermel designal zwischen 0 und 1 pendelt. Die Speichermodule können aber nur einmal auf 0 schalten, wenn das Fehlermeldesignal 0 war.Since the error message signal is only a function of the complementary signal pairs is at the input, there is a possibility that the Single error message designal fluctuates between 0 and 1. The memory modules can, however switch to 0 only once if the error message signal was 0.

Die Speichermoduln müssen infolgedessen dann wieder neu gesetzt werden.As a result, the memory modules then have to be reset.

Ist das Ausgangssignal der Speichermoduln fehlerfrei, so wird es den sicheren UND-Moduln 5, 6, 7, 8 zugeführt und an die dynamischen Eingänge gelegt. An je einem statischen Eingang dieser Moduln liegen die Signale S1, S2, S3, S4, die auch den sicheren UND-Moduln der Eingangs ebene zugeführt werden.If the output signal of the memory modules is free of errors, it will be the safe AND modules 5, 6, 7, 8 and applied to the dynamic inputs. The signals S1, S2, S3, S4, which are also fed to the safe AND modules on the input level.

Die zweiten statischen Eingänge der sicheren UND-Moduln der Ausgabeebene liegen an Masse. In den sicheren UND-Moduln der Ausgabeebene findet eine Pegelwandlung statt.The second static inputs of the safe AND modules of the output level are due to mass. A level conversion takes place in the safe AND modules of the output level instead of.

In Fig. 2 ist ein sicherer paralleler Ausgabevergleicher dargestellt, der jedoch eine Sammelfehlermeldung und eine Sammelfehlerabschaltung enthält. In der Eingabeebene sind sichere UND-Moduln 1, 2, 3, 4 angeordnet, in welchen der Antivalenzvergleich stattfindet. An den statischen Eingängen liegen die antivalenten Signalpaare S1, S1, S2, S2, S3, S3, S4, S4. Ein L-Signal eines nicht dargestellten Generators wird an den dynamischen Eingang des sicheren UND-Moduls 1 gelegt. Der Ausgang dieses Moduls ist mit dem dynamischen Eingang des nächsten sicheren UND-Moduls 2 verbunden, dessen Ausgang mit dem dynamischen Eingang des nächsten sicheren UND-Moduls 3 und dessen Ausgang mit dem dynamischen Eingang des sicheren UND-Moduls 4. An dessen Ausgang wird das Sammelfehlermeldesignal FM abgenommen.In Fig. 2, a safe parallel output comparator is shown, which, however, contains a group error message and a group error shutdown. In Safe AND modules 1, 2, 3, 4 are arranged on the input level, in which the non-equivalence comparison takes place. At the static entrances lie the antivalent ones Signal pairs S1, S1, S2, S2, S3, S3, S4, S4. An L signal of a not shown The generator is connected to the dynamic input of the safe AND module 1. Of the The output of this module is with the dynamic input of the next safe AND module 2, whose output is connected to the dynamic input of the next safe AND module 3 and its output with the dynamic input of the safe AND module 4. At its The collective error message signal FM is picked up at the output.

Bei dieser Anordnung ist in der Speicherebene nur ein Speicheran modul 13 nötig, dessen Ausgang das Sammelfehlerabschaltesignal AS abgenommen werden kann. Das Ausgangssignal -des sicheren Speichermoduls wird den dynamischen Eingängen der in der Ausgabeebene angeordneten sicheren UND-Moduln 5, 6, 7, 8 zugeführt.In this arrangement there is only one memory module in the memory level 13 is necessary, the output of which the group fault shutdown signal AS can be tapped. The output signal of the safe memory module is sent to the dynamic inputs of the Safe AND modules 5, 6, 7, 8 arranged in the output level are supplied.

An den statischen Eingängen der sicheren UND-Moduln 5, 6, 7, 8 der Ausgabeebene liegen einerseits die Signale S1, S2,0S3, S4, die auch der Eingabeebene zugeführt werden, die zweiten statischen Eingänge der sicheren UND-Moduln 5, 6, 7, 8 liegen an Masse. Bei dieser Anordnung erfolgt die Fehlermeldunggleichgültig bei welchem Bit eine Störung auftritt und es erfolgt eine Abschaltung nicht nur für ein einziges Bit, sondern für alle Bits gleichzeitig.,/Der parallele Ausgabevergleicher nach der Erfindung hat den Vorteil, daß er sicher und variabel ist und wenig Aufwand an failsafe-Moduln pro zu vergleichendem Bitpaar aufweist.At the static inputs of the safe AND modules 5, 6, 7, 8 of the On the one hand, signals S1, S2,0S3, S4 are on the output level, as are the signals on the input level the second static inputs of the safe AND modules 5, 6, 7, 8 are grounded. With this arrangement, the error message is indifferent at which bit a fault occurs and there is not only a shutdown for a single bit, but for all bits simultaneously., / The parallel output comparator according to the invention has the advantage that it is safe and variable and requires little effort of failsafe modules per pair of bits to be compared.

Claims (3)

Patentansprüche Sicherer paralleler Ausgabevergleicher für antivalente Daten, dadurch gekennzeichnet, daß für jedes Bit ein sicheres UND-Modul mit Antivalenzvergleich (1, 2, 3, 4), zwei statischen und einem dynamischen Eingang vorgesehen ist, wobei die antivalenten Signale (S1, S1, 52; S2, S3, S3, S4, S4) an die statischen Eingänge geführt sind und am dynamischen Eingang ständig L-Signal liegt, daß der Ausgang jedes sicheren UND-Moduls (1, 2, 3, 4) mit einem sicheren Speichermodul (9, 10, 11, 12) und einer Einzelfehlermeldeeinrichtung (FM1, FM2, FM3, FM4) verbunden ist und daß der Ausgang jedes sicheren Speichermoduls (9, 10, 11, 12) mit einer Einzelabschalteinrichtung (AS1, AS2, AS3, AS4) und mit dem dynamischen Eingang eines weiteren sicheren UND-Moduls mit Antivalenzvergleich (8, 9, 10, 11) verbunden ist, wobei an einen der statischen Eingänge das Eingangssignal (S1, S2, S3, 54) geführt ist, während der andere statische Eingang an Masse liegt. Claims Safe parallel output comparator for complementary ones Data, characterized in that a safe AND module with non-equivalence comparison for each bit (1, 2, 3, 4), two static and one dynamic input is provided, whereby the complementary signals (S1, S1, 52; S2, S3, S3, S4, S4) to the static inputs are performed and at the dynamic input there is a constant L signal that the output each safe AND module (1, 2, 3, 4) with a safe memory module (9, 10, 11, 12) and an individual error reporting device (FM1, FM2, FM3, FM4) is connected and that the output of each safe memory module (9, 10, 11, 12) with an individual disconnection device (AS1, AS2, AS3, AS4) and with the dynamic input of another safe AND module is connected to antivalence comparison (8, 9, 10, 11), with one of the static Inputs the input signal (S1, S2, S3, 54) is guided, while the other is static Input is connected to ground. 2. Sicherer paralleler Ausgabevergleicher für antivalente Daten, dadurch gekennzeichnet, daß für jedes Bit ein sicheres UND-Modul mit Antivalenzvergleich (1, 2, 3, 4) mit zwei statischen und einem dynamischen Eingang vorgesehen ist, wobei die antivalenten Signale (S1, S1, S2, s2, 53, S3, S4, S4) an die statischen Eingänge geführt sind, daß am dynamischen Eingang des ersten sicheren UND-Moduls (1) L-Signal liegt, daß der Ausgang des ersten sicheren UND-Moduls (1) mit dem dynamischen Eingang des jeweils nächsten sicheren UND-Moduls (2, 3, 4) verbunden ist, daß der Ausgang des letzten sicheren UND-Moduls (4) mit einer Sammelfehlermeldeeinrichtung (FM) und einem sicheren Speichermodul (13) verbunden ist, dessen Ausgang zu einer Sammelabschalteinrichtung (AS) führt, daß für jedes Bit ein weiteres sicheres UND-Modul mit Antivalenzvergleich (8, 9, 10, 11) vorgesehen ist, der dynamische Eingänge an den Ausgang des sicheren Speichermoduls (13) geschaltet ist und an der statische Eingänge die Eingangssignale (S1, S2, 53, S4) geführt sind, während die anderen statischen Eingänge an Masse liegen.2. Safe parallel output comparator for complementary data, thereby characterized that for each bit a safe AND module with non-equivalence comparison (1, 2, 3, 4) is provided with two static and one dynamic input, whereby the complementary signals (S1, S1, S2, s2, 53, S3, S4, S4) to the static inputs are performed that the dynamic input of the first safe AND module (1) L signal lies that the output of the first safe AND module (1) with the dynamic input of the next safe AND module (2, 3, 4) is connected that the output of the last safe AND module (4) with a collective error message device (FM) and a secure memory module (13) is connected, the output of which to a collective disconnection device (AS) results in a further safe AND module with non-equivalence comparison for each bit (8, 9, 10, 11) is provided, the dynamic inputs to the output of the safe Memory module (13) is connected and the input signals to the static inputs (S1, S2, 53, S4) are performed, while the other static inputs are connected to ground lie. 3. Sicherer paralleler Ausgabevergleicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die sicheren Speichermoduln (9, 10, 11, 12, 13) eine Halteverzögerung enthalten.3. Safe parallel output comparator according to claim 1 or 2, characterized in that the secure memory modules (9, 10, 11, 12, 13) a Hold delay included.