DE3217861C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltungs­ anordnung zur Kompensation unterschiedlicher Laufzeitcharak­ teristiken mehrerer Datenübertragungsleitungen, wie sie für einen Mehrkanal-Eingabeapparat verwendbar ist.

Die meisten der heute verwendeten elektronischen Apparate besitzen komplexe integrierte Logikschaltkreissysteme, ähnlich jenen, die in Mikroprozessoren verwendet werden. Komplizierte Mehrkanalvorrichtungen - beispielsweise Logikanalysatoren - werden für die Fehlersuche in diesen Logiksystemen verwendet.

Die meisten existierenden Logikanalysatoren enthalten einen Mehrkanaltastereingang, beispielsweise einen 16-Kanal-Taster um Datensignale aufzunehmen und in einem Aufnahmespeicher zu speichern. Die im Speicher gespeicherten Datensignale werden wieder ausgelesen um sie auf dem Bildschirm des Logik­ analysators sichtbar zu machen. Im allgemeinen ist eine gros­ se Anzahl von Kabeln erforderlich, um jeden Taster an den Logikanalysator anzuschließen. Üblicherweise sind die Längen der einzelnen Kabel unterschiedlich. Da die Datensignale über diese Kabel übertragen werden müssen, ergeben sich unterschiedliche Laufzeiten für die zu übertragenden Daten­ signale und entsprechende Verzerrungen der Datensignale, die auf dem Bildschirm des Logikanalysators dargestellt werden. Verzerrte Datensignale entstehen auch infolge verschiedener Laufzeitverzögerungen innerhalb der Eingangsschaltkreise des Logikanalysators.

Die verzerrten Datensignale verursachen Meßfehler, die speziell dann unerwünscht sind, wenn sie in Systemen großer Bandbreite auftreten, beispielsweise bei hohen Folgefre­ quenzen der zu untersuchenden Datensignale.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungs­ anordnung anzugeben, mittels der unterschiedliche Laufzeit­ charakteristiken im Bereich von Mehrkanal-Eingabeapparaten kompensierbar sind.

Die Lösung der der Erfindung zugrundeliegenden Aufgabe ist aus den Merkmalen im Kennzeichen des vorliegenden Patentanspruches 1 ersichtlich.

Die Erfindung zeichnet sich dadurch aus, daß sie Ver­ zerrungen der Datensignale entgegenwirkt, so daß die eingangs erwähnten Meßfehler nicht auftreten.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Fig. 1 bis 3 beschrieben. Es zeigt

Fig. 1 eine perspektivische Ansicht eines Logik­ analysators und eines mit dem Logikanaly­ sator verbundenen Tasters;

Fig. 2 eine vergrößerte Darstellung des in Fig. 1 dargestellten Tasters mit einem Gehäuse und einer Vielzahl von Tasterspitzen;

Fig. 3 ein Blockdiagramm des Eingabeapparates der teilweise im Tastergehäuse gemäß Fig. 2 und teilweise innerhalb des Logikanalysators gemäß Fig. 1 untergebracht ist.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung anhand der Figuren beschrieben. Fig. 1 zeigt eine vereinfachte perspektivische Ansicht des Logikanalysators 24 und des damit verbundenen Tasters 10.

Der Taster 10 besteht aus dem Tastergehäuse 12, aus den Drähten 14, aus den Steckerverbindungen C, aus den Zipfeln 16 und aus den Klammern 28. Die Drähte 14 sind isoliert und können unterschiedlich lang sein. Die Steckerverbindungen C sind an die Enden der Drähte 14 angeschlossen. Bei Meßbetrieb werden die Punkte eines zu prüfenden Apparates über die Klammern 28, über die Zipfel 16, über die Steckerverbindungen C und über die Drähte 14 an das Kabel 18 und den Logikanalysator 24 angeschlossen. Alle konventionellen Typen von Spitzen und Klammern 28 können benutzt werden, um die Datensignale von dem zu prüfenden Apparat abzunehmen.

Bei dem in Fig. 1 dargestellten Ausführungsbeispiel sind nur fünf Drähte 14 dargestellt: vier dieser Drähte reprä­ sentieren Datenkanäle zur Übertragung der Datensignale und ein Draht repräsentiert einen Taktkanal zur Übertra­ gung eines Bezugstaktsignals. Obwohl nur fünf Drähte dar­ gestellt sind, werden normalerweise sehr viel mehr Drähte benötigt, um die Punkte eines zu prüfenden Produktes anzu­ schließen.

Die im Tastergehäuse 12 untergebrachte Schaltungsanordnung ist über das Kabel 18 und über den Datenstecker 20 an den Logikanalysator 24 angeschlossen. Der Datenstecker 20 ist mit dem Dateneingangsstück 22 verbunden.

Es wurde bereits erwähnt, daß der Logikanalysator im Meßbetrieb betrieben werden kann, während dem die Punkte eines zu prüfenden Apparates über die Steckerverbindungen C an den Logikanalysator 24 angeschlossen sind. Während dieses Meßbetriebes sind die in Fig. 2 und 3 dargestellten Klemmen T 1, T 2, T 3, T 4, T 5 nicht an die entsprechenden Stecker­ verbindungen angeschlossen. Im Gegensatz dazu sind bei Eichbetrieb die in Fig. 3 dargestellten Klemmen T 1 bis T 5 an die Steckerverbindungen C 1 bis C 5 angeschlossen.

Das Tastergehäuse 12 enthält fünf Pufferverstärker, deren Ausgänge über Adern des Kabels 18 an den Logikanalysator angeschlossen sind. Das Dateneingangstück 22 besitzt eine Vielzahl von Klemmen zum Anschluß der Klemmen des Daten­ steckers 20. Bei dem in Fig. 1 dargestellten Beispiel hat das Dateneingangsstück 22 nur vier Klemmen, entsprechend den vier Datenkanälen und eine zusätzliche Klemme, ent­ sprechend dem Taktkanal.

Der Logikanalysator 24 enthält eine Vielzahl von Kompara­ toren, die mit der Vielzahl der Klemmen des Dateneingangs­ stückes verbunden sind. Jeder Komparator empfängt eines der Signale, die über die Drähte 14 und über das Kabel 18 zum Logikanalysator übertragen werden. Wie die Fig. 3 zeigt, wird jedes Signal mit einem Bezugssignal im zuge­ ordneten Komparator verglichen. Das Bezugssignal kann ein vorgegebenes konstantes Signal sein, es kann aber auch ein kontinuierlich sich änderndes Signal sein, wenn es eine spezielle Anwendung erfordert.

Die Drähte 14 und die Adern innerhalb des Kabels 18 können bei verschiedenen Kanälen verschieden lang sein. Die ver­ schiedenen Längen verursachen verschiedene Laufzeiten der übertragenen Signale; ohne Anwendung der Erfindung würden daraus verzerrte Signale resultieren, die entsprechende Meßfehler verursachen würden. In der Beseitigung dieser Meßfehler liegt das Problem, das mit der vorliegenden Erfindung gelöst werden soll.

Die folgenden Ausführungen beziehen sich im wesentlichen auf jene Teile und Schaltungsanordnungen, die bei Eichbetrieb erforderlich sind und in den Fig. 2 und 3 dargestellt sind.

Fig. 2 zeigt vergrößert das Tastergehäuse 12, mit den Eingangsdrähten 14, den Verbindungssteckern C und mit einem Ende des Kabels 18. Das Tastergehäuse 12 enthält den Steckerklemmteil 26 mit den Klemmen T 1 bis T 5. Im Logikanalysator 24 wird ein gemeinsames Taktsi­ gnal erzeugt und wird übertragen über den Datenstecker 20, und über eine Taktübertragungsader im Kabel 18 zum Taster­ gehäuse 12. Da das gleiche Taktsignal jeder Klemme T 1 bis T 5 zugeführt wird, würde jedes dieser Taktsignale zeit­ lich richtig liegen, wenn sie auf dem Schirm 28 der Ka­ thodenstrahlröhre dargestellt würden. Die Stecker C 1 bis C 5 sind an die Klemmen T 1 bis T 5 über die Drähte 14 ange­ schlossen. Wenn der Logikanalysator 24 Taktsignale an die Klemmen T 1 bis T 5 über die Adern des Kabels 18 ab­ gibt, dann geben die Klemmen T 1 bis T 5 diese Taktsignale (mit gleicher Zeitcharakteristik) an die entsprechenden Stecker C 1 bis C 5 weiter. Diese Taktsignale werden dann zurück übertragen zum Logikanalysator 24 über die Drähte 14, über das Tastergehäuse 12, über die Adern des Kabels 18 (5 Übertragungsadern bei Beispiel gemäß Fig. 2) und über den Datenstecker 20 zum Logikanalysator 24. Da die Übertragungsadern im Kabel 18 verschieden lang sein können, oder verschiedene elektrische Übertragungscharak­ teristiken haben können, erreichen die über die Adern des Kabels 18 übertragenen Taktsignale den Logikanalysa­ tor 24 an verschiedenen Punkten zu verschiedenen Zeiten. Eine weitere interne Schaltung des Logikanalysators 24 vergleicht die Ankunftszeiten der über die Kabeladern entsprechend den Datenkanälen (4 Kanäle im Beispiel ge­ mäß Fig. 2) mit der Ankunftszeit des Bezugstaktsignals des Taktsignals. Innerhalb der weiteren internen Schaltung sind variierbare Verzögerungsschaltungen vorgesehen, ent­ sprechend den Datenkanälen im Kabel 18, welche ihre Ver­ zögerungen ändern in Abhängigkeit von den Vergleichen zwischen den Ankunftszeiten der Taktsignale in jedem der Datenkanäle und dem Bezugstaktsignal.

Die interne Schaltung des Tastergehäuses 12 und Details des Logikanalysators 24 werden nun anhand der Fig. 3 beschrieben. Der Block 30 stellt die Schaltkreise dar, in­ nerhalb des Tasters 10 mit den Schaltkreisen des Tasterge­ häuses 12 und den Steckern C 1 bis C 5. Der Block 50 stellt die Schaltkreise im Inneren des Logikanalysators 24 dar. Wie bereits früher erwähnt wurde, unter Bezugnahme auf die Fig. 2, besteht der Taster 10 aus dem Tastergehäuse 12 mit den Klemmen T 1 bis T 5, mit den Steckern C 1 bis C 5 und mit den Drähten 14. Die Stecker C 1 bis C 5 und die Klemmen T 1 bis T 5 entsprechen fünf Kanälen, von denen die Kanäle 1 bis 4 Datenkanäle sind und der Kanal 5 ein ex­ terner Taktkanal ist. Gemäß Fig. 3 sind die Pufferver­ stärker 33, 35, 37, 39 und 41 an die Stecker C 1 bis C 5 angechlossen. Die Ausgänge des Tores 32 sind mit den Klemmen T 1 bis T 5 verbunden. Wie bereits erwähnt, sind die Klemmen T 1 bis T 5 mit den Steckern C 1 bis C 5 verbun­ den.

Der Block 50 enthält die Vergleicher 34, 36, 38, 40 und 42, entsprechend den Pufferverstärkern 33, 35, 37, 39 und 41, innerhalb des Tasters 10. Der Block 50 enthält fer­ ner den Umsetzer 54, der eine Umsetzung der TTL Logik (Transistor-zu-Transistorlogik) in eine ECL Logik (Emitter­ gekoppelte Logik) bewirkt. Der Ausgang des Umsetzers 54 ist mit dem Eingang des Tores 32 verbunden. Der Taktgenerator 52 ist an den Eingang des Umsetzers 54 angeschlossen.

Der Umsetzer 54 ist einfach als Widerstandsnetzwerk reali­ siert, beispielsweise mit einem 820 Ohm Widerstand an Masse angeschlossen, mit einem 265 Ohm Widerstand ange­ schlossen an das andere Ende des 820 Ohm Widerstandes und mit einem weiteren 265 Ohm Widerstand, der mit dem anderen Ende des zuerst erwähnten 265 Ohm Widerstand verbunden ist. Der TTL Eingang liegt an der Verbindung zwischen dem zuerst erwähnten 265 Ohm Widerstand und dem 820 Ohm Wider­ stand. Der ECL Ausgang liegt am Verbindungspunkt zwischen dem weiteren 265 Ohm Widerstand und dem zuerst erwähnten 265 Ohm Widerstand.

Die mit Anzapfungen versehenen Verzögerungsglieder 70, 72, 74, 76 sind an die Ausgänge der Vergleicher 34, 36, 38, 40 angeschlossen. Das Verzögerungsglied 78 mit nicht änderba­ rer Verzögerung ist an den Ausgang des Vergleichers 42 an­ geschlossen. Die Multiplexer 56, 58, 60, 62 sind an die entsprechenden Anzapfungen der Verzögerungsglieder 70 bis 76 angeschlossen. Die Steuerstufe 64 ist mit den Multi­ plexern 56 und 58 verbunden. Die Steuerstufe 66 ist mit den Multiplexern 60 und 62 verbunden. Die Klemmen V 0 bis V 3 und V 4 bis V 7 der Steuerstufe 64 sind an die Klemmen S 0 bis S 3 der Multiplexer 58 und 56 angeschlossen. Die Klemmen V 0 bis V 3 und V 4 bis V 7 der Steuerstufe 66 sind an die Klemmen S 0 bis S 3 der Multiplexer 62 und 60 ange­ schlossen. Die Steuerstufen 64 und 66 können mit Hilfe eines Standardbauteiles realisiert werden. Die Taktschaltung 67 ist mit den Multiplexern 56, 58, 60 und 62 und mit dem Verzögerungsglied 78 verbunden. Verbindungs­ drähte verbinden die Eingänge der Taktschaltung 67 mit den Ausgängen der Multiplexer 56 bis 62 und mit dem Verzöge­ rungsglied 78. Die Taktschaltung 67 kann realisiert werden mit einem handelsüblichen Standardbauteil und besteht aus einem dreifachen D Eingangs-Flip-Flop. Eine zentrale Prozessoreinheit (CPU) 68 ist an die Ausgänge der Taktschaltung 67 angeschlossen. Drahtverbindungen verbinden die Taktschaltung 67 mit der Einheit 68, wobei die Anzahl der Drähte jener Anzahl von Drähten entspricht, mit denen die Multiplexer 56 bis 62 an die Taktschaltung 67 ange­ schlossen sind. Die zentrale Prozessoreinheit 68 enthält einen bereits erwähnten Aufnahmespeicher, einen Mikropro­ zessor, einen Festwertspeicher und einen Speicher mit wahlfreiem Zugriff. Alle diese Teile sind unabhängig an eine Sammelschiene angeschlossen. Ein Aus­ gang der Einheit 68 ist mit einem Eingang des Taktgene­ rators 52 verbunden. Weitere Ausgänge der Einheit 68 sind mit einem Eingang der Steuerstufe 64 und mit einem Ein­ gang der Steuerstufe 66 verbunden.

Während des Betriebes instruiert die Einheit 68 den Takt­ generator 52 ein Taktsignal mit TTL Pegel abzugeben. Die­ ses TTL-Taktsignal wird dem Umsetzer 54 zugeleitet, der daraus ein ECL Taktsignal ableitet. Das umgesetzte ECL Taktsignal wird über das Koaxialkabel 31 dem Eingang des Tores 32 zugeführt. Die Ausgänge des Tores 32 sind an die Klemmen T 1 bis T 5 innerhalb des Tastergehäuses 12 ange­ schlossen, die auf diese Weise das umgesetzte Taktsignal erhalten. Die Klemmen T 1 bis T 5 sind mit den Steckern C 1 bis C 5 über die Drähte 14 verbunden. Alle Taktsignale, die vom Logikanalysator 24 über die Klemmen T 1 bis T 5 und über die Stecker C 1 bis C 5 übertragen werden, wer­ den den Pufferverstärkern 33, 35, 37, 39 und 41 zugeführt. Als Ausgangssignale dieser Pufferverstärker werden ver­ stärkte umgesetzte Taktsignale je an einen Eingang der Vergleicher 34, 36, 38, 40 und 42 abgegeben. Die anderen Eingänge dieser Vergleicher 34 bis 42 liegen an einer Schwellwertspannung (die Schwellwertspannung kann unge­ fähr 3,65 Volt betragen, wenn sie +5 V und Masse bezogen sind). Wenn die verstärkten umgesetzten Taktsignale an den Eingängen der Verstärker höher sind, als die Schwell­ wertspannung, dann wird ein hohes Ausgangssignal erzeugt. Wenn die verstärkten umgesetzten Taktsignale niedriger sind als die Schwellwertspannung, dann wird ein niedriges Ausgangssignal erzeugt. Die Ausgangssignale dieser Ver­ gleicher werden zu verschiedenen Zeiten erzeugt, in Ab­ hängigkeit von den verschiedenen Längen der Leitungen in­ nerhalb des Kabels 18, das heißt also in Abhängigkeit von den verschiedenen Längen entlang der Kanäle.

Die Verzögerungsglieder 70 bis 76 haben 16 Eingangsan­ zapfungen I 0 bis I 15. Jede Anzapfung der Verzögerungsglie­ der gibt in Verbindung einen einzigen Datenkanal, bei­ spielsweise ungefähr eine Verzögerung von 0,3 nsec, so daß der gesamte Verzögerungsbereich ungefähr 4,8 nsec beträgt für jeden individuellen Datenkanal. Die Ausgänge der Vergleicher 34 bis 40 sind an je eine Anzapfung der Verzögerungsglieder 70 bis 76 angeschlossen, beispiels­ weise an die Anzapfung I 0. Die Multiplexer 56 bis 62 sind an die entsprechenden Verzögerungsglieder 70 bis 76 an­ geschlossen. Jeder Multiplexer 56 bis 62 hat vier Steuer­ eingänge S 0 bis S 3. Jede Steuerstufe 64 und 66 hat acht Ausgänge V 0 bis V 7 . Vier Ausgänge V 4 bis V 7 der Steuer­ stufe 64 sind an die Steuereingänge S 0 bis S 3 des Multi­ plexers 56 angeschlossen. Die anderen vier Ausgänge V 0 bis V 3 der Steuerstufe 64 sind an die Steuereingänge S 0 bis S 3 des Multiplexers 58 angeschlossen. Ähnliche Verbindun­ gen bestehen zwischen der Steuerstufe 66 und den Multi­ plexern 60 und 62. Das an den vier Ausgängen V 4 bis V 7 anliegende Signal der Steuerstufe 64 stellt eine vierstel­ lige Binärnummer dar und dieses 4-Bitsignal beaufschlagt die Klemmen S 0 bis S 3 des Multiplexers 56. In ähnlicher Weise wird durch die Signale an den Klemmen V 0 bis V 3 eine vierstellige Binärnummer dargestellt und das 4-Bit­ signal beaufschlagt die Klemmen S 0 bis S 3 des Multiplexers 58. 4-Bitsignale beaufschlagen auch die Klemmen S 0 bis S 3 der Multiplexer 60 und 62.

Jeder Multiplexer hat einen Ausgang Z der mit einem der Eingänge I 0 bis I 15 verbunden ist. Die Steuerstufen 64 und 66 bestimmen und steuern mit welchem der Eingänge I 0 bis I 15 die Ausgänge Z verbunden sind. Diese Verbindungen ergeben sich über die 4-Bit-Signale, welche die Eingänge S 0 bis S 3 der Multiplexer 56 bis 62 beaufschlagen. Bei­ spielsweise erzeugt die Steuerstufe 64 ein 4-Bit-Signal an den Klemmen V 4 bis V 7 und beaufschlagt die Klemmen S 0 bis S 3 des Multiplexers 56. Die spezielle Binärzahl be­ stimmt somit, mit welchem Eingang I 0 bis I 15 des Multi­ plexers 56 der Ausgang Z verbunden wird.

Die Kompensation der Verzögerungszeit wird nun für den Datenkanal 1 - entsprechend dem Stecker C 1 - erläutert. Wie bereits erwähnt, gelangen die Ausgangssignale der Vergleicher 34, 36, 38 und 40 zu den entsprechenden An­ zapfungen der Verzögerungsglieder 70 bis 76 zu verschie­ denen Zeitpunkten wegen der Verschiedenheiten der indi­ viduellen Übertragungsleitungen innerhalb des Kabels 18. Am Anfang wird jede Steuerstufe 64 bis 66 zurückgesetzt und die Ausgänge Z der Multiplexer 56 bis 62 sind mit der Mittelanzapfung der Multiplexer beispielsweise mit der Anzapfung I 7 verbunden. Wie bereits früher erwähnt, wird eine hohes Ausgangssignal vom Vergleicher 34 abgegeben, wenn das verstärkte umgesetzte Taktsignal höher ist, als die Schwellwertspannung. Das hohe vom Vergleicher 34 er­ zeugte Ausgangssignal wird mit Hilfe der Verzögerungs­ stufe und entsprechend der Mittelanzapfung I 7 um einen gewissen Betrag verzögert. Ein verzögertes Ausgangssignal wird vom Multiplexer 56 über den Ausgang Z abgegeben, an den Eingang D 1 der Taktschaltung 67. Außerdem empfängt der Takteingang der Taktschaltung 67 einen Taktimpuls. Wenn der Taktimpuls empfangen wird am Takteingang der Taktschaltung 67 bevor das hohe Ausgangssignal vom Multiplexer 56 am Eingang D 1 empfangen wird, dann ist das Ausgangssignal Q 1 der Taktschaltung 67 tief. Die Einheit 68 erkennt dieses tiefe Ausgangssignal am Ausgang Q 1 und gibt ein entsprechendes Ausgangssignal an die Steuerstufe 64. Die Steuerstufe 64 reagiert darauf mit der Erzeugung eines 4-Bit-Signals an den Klemmen V 4 bis V 7 und die ent­ sprechende 4-Bit-Zahl bestimmt welcher Eingang I 0 bis I 15 mit dem Ausgang Z verbunden werden soll. Das 4-Bit-Signal beeinflußt den Multiplexer 56 derart, daß er die Verzöge­ rungszeit des Datenkanals 1 erhöht, das heißt, daß er den Ausgang Z mit dem Eingang I 6 anstelle des Eingangs I 7 ver­ bindet. Die Verbindung des Ausganges Z des Multiplexers 56 mit der Anzapfung I 6 bewirkt einen Abzug von 0,3 nsec Verzögerungszeit von der gesamten Verzögerungszeit, wel­ che beansprucht wird, wenn das Ausgangssignal des Ver­ gleichers 34 über das Verzögerungsglied übertragen wird. Auf diese Weise wird das verzögerte hohe Ausgangssignal vom Ausgang Z des Multiplexers 56 früher erzeugt, im Ver­ gleich zur Erzeugung dieses Ausgangssignals vom Ausgang Z als Z mit der Anzapfung I 7 verbunden war. Die Einheit 68 instruiert dann den Taktgenerator 52 ein anderes Taktsi­ gnal zu erzeugen. Der beschriebene Ablauf wird wiederholt, bis das Ausgangssignal Q 1 der Taktschaltung 67 hoch wird, das heißt, wenn das verzögerte hohe Ausgangssignal am Aus­ gang Z des Multiplexers 56 am Eingang D 1 früher empfangen wird, als das Taktsignal am Takteingang der Taktschaltung 67. Wenn die Einheit 68 diese Umstellung erkennt von tief auf hoch, entsprechend dem Signal am Ausgang Q 1 der Takt­ schaltung 67, dann instruiert die Einheit 68 die Steuer­ stufe 64 eine Binärzahl dargestellt durch ein 4-Bit-Si­ gnal zu speichern. Dieses Binärsignal beaufschlagt die ent­ sprechenden Eingänge S 0 bis S 3 des Multiplexers 56 und verbindet den Ausgang Z mit einem der richtigen entspre­ chenden Anzapfungen I 0 bis I 7 und bestimmt damit die richtige Verzögerung im Verzögerungsglied 70. Zu diesem Zeitpunkt ist der Datenkanal 1 entzerrt gegenüber dem Taktkanal, das heißt, die Laufzeitdifferenz zwischen der Laufzeit des Taktsignals über den Kanal 1 und der Lauf­ zeit des Taktsignals über den Taktkanal wurde im wesent­ lichen eliminiert aufgrund der in Blöcken 30 und 50 der Fig. 3 gezeigten Schaltkreise.

Wenn das Taktsignal über den Taktkanal am Takteingang der Taktschaltung 67 empfangen wird, nachdem das Taktsignal am Eingang D 1 eintrifft, dann ist das Ausgangssignal Q 1 der Taktschaltung 67 "hoch". Die Einheit 68 erkennt die­ ses "hoch" und instruiert die Steuerstufe 64 die Verzö­ gerungszeit des Datenkanals 1 zu erhöhen. Das heißt, der Ausgang Z des Multiplexers 56 wird mit der Anzapfung I 8 verbunden, um eine Verzögerungszeit von 0,3 nsec zur vor­ herigen Verzögerungszeit des Datenkanals 1 hinzuzufügen. Dieser Ausgang Z wird mit der Anzapfung I 8 verbunden in Abhängigkeit von einem 4-Bit-Signal, das über die Ausgän­ ge V 4 bis V 8 der Steuerstufe 64 abgegeben und den Klemmen S 0 bis S 3 des Multiplexers 56 zugeführt wird. In Abhän­ gigkeit von der speziellen Binärzahl, welche durch das 4-Bit-Signal dargestellt wird, wird der Ausgang Z wieder verbunden mit einer der Anzapfungen I 0 bis I 15 des Multi­ plexers 56 - in diesem Beispiel mit der Anzapfung I 8.

Wenn der Ausgang Z des Multiplexers 56 mit der Anzapfung I 8 verbunden ist, dann instruiert die Einheit 68 den Takt­ generator 52 wieder ein Taktsignal zu erzeugen. Dieser Ab­ lauf wird so lange wiederholt, bis das Ausgangssignal Q 1 der Taktschaltung 67 "tief" wird. Wenn die Einheit 68 die­ sen Übergang erkennt, - von hoch zu tief - dann instru­ iert die Einheit 68 die Steuerstufe 64 eine Binärzahl zu speichern in Form eines 4-Bit-Signals, welches abgegeben wurde über die Klemmen V 4 bis V 7 und welches die Eingänge S 0 bis S 3 des Multiplexers 56 beaufschlagte und welches die richtige Verzögerung des Verzögerungsgliedes 70 fest­ legte. Zu diesem Zeitpunkt ist das logische Signal des Da­ tenkanals 1 entzerrt gegenüber dem Taktsignal im Datenka­ nal, das heißt, die Laufzeitdifferenz (die Zeitdifferenz zwischen der Laufzeit des Taktsignals durch den Datenka­ nal und durch den Taktkanal wurde eliminiert als Ergeb­ nis der richtigen Einstellung des Verzögerungsgliedes 70.

Die anderen Datenkanäle 2 bis 4 werden in gleicher Weise entzerrt gegenüber dem Taktkanal wie bereits im Zusammen­ hang mit dem Datenkanal 1 beschrieben wurde. Die Ankunfts­ zeit der logischen Signale in jedem der anderen Datenka­ näle 2 bis 4 wird verglichen mit der Ankunftszeit der Be­ zugstaktimpulse, die am Takteingang der Taktschaltung 67 empfangen werden und die Verzögerungen in den Verzöger­ ungsgliedern 72, 74 und 76 werden in Abhängigkeit mit diesen Vergleichen eingestellt. Im Ergebnis werden die Laufzeiten der Taktsignale durch die Datenkanäle gleich gemacht den Laufzeiten der Taktsignale durch den Taktka­ nal.

Wenn die Datenkanäle 1 bis 4 entzerrt sind gegenüber dem Taktkanal, dann werden die Ausgangssignale der Taktschal­ tung 67 der Einheit 68 zugeführt und diese Ausgangssi­ gnale werden in einem Aufnahmespeicher der Einheit 68 ge­ speichert.

Als Ergebnis der vorliegenden Erfindung erscheinen ent­ zerrte logische Signale für den Schirm der Kathodenstrahl­ röhre des Logikanalysators - und zwar für alle Kanä­ le - unabhängig von unterschiedlichen Längen der Übertra­ gungsleitungen im Kabel 18 und unabhängig von den daraus resultierenden unterschiedlichen Laufzeiten der übertra­ genen logischen Signale.

Zusammenfassend kann gesagt werden, daß die vorliegende Erfindung im wesentlichen darin gesehen wird, daß inner­ halb des Logikanalysators eine Schaltung vorgesehen ist, welche Taktsignale durch alle Kabel des Tasters überträgt. Einem dieser Kabel werden eine vorgegebene Verzögerungszeit und ein entsprechendes Verzögerungsglied zugeordnet. Dieses Verzögerungsglied, mit der vorgegebe­ nen Verzögerungszeit repräsentiert eine Bezugsverzöge­ rung. Den anderen Kabeln werden Verzögerungsglieder mit variierbaren Verzögerungen zugeordnet. Wenn ein Taktsi­ gnal, das einem Kabel mit variierbarer Verzögerung zuge­ ordnet ist, an einem bestimmten Ankunftspunkt ankommt, vor der Ankunft eines Taktsignals das dem Kabel mit der festgelegten Verzögerung zugeordnet ist, dann wird die Schaltung innerhalb des Logikanalysators jene Ver­ zögerungszeit erhöhen, die dem Kabel mit der variierbaren Verzögerung zugeordnet ist. Wenn das Taktsignal wieder zu­ rück übertragen wird über die erwähnten zwei Kabel, dann werden die Ankunftszeiten der erwähnten Taktsignale am be­ stimmten Ankunftspunkt miteinander verglichen. Wenn die Ankunftszeit des ersteren Taktsignals am bestimmten An­ kunftspunkt im wesentlichen mit der Ankunftszeit des zwei­ ten Taktsignals koinzidiert, dann wird die variierbare Verzögerung fixiert, um auf diese Weise zu gewährleisten, daß alle weiteren Taktsignale der früheren Type am be­ stimmten Ankunftspunkt ungefähr zur gleichen Zeit ankom­ men werden, wie die Taktsignale der zweiten Type. Infolge­ dessen werden die logischen Signale, die gespeichert und auf dem Schirm einer Kathodenstrahlröhre sichtbar gemacht werden, untereinander entzerrt. Auf diese Weise wird jede Möglichkeit von Meßfehlern vermieden.

Claims (5)

1. Schaltungsanordnung zur Kompensation unterschiedlicher Laufzeitcharakteristiken mehrerer Datenübertragungs­ leitungen, wie sie für einen Mehrkanal-Eingabeapparat verwendbar ist, gekennzeichnet durch die Kombination der folgenden Merkmale:

• A) Mit einem Taktgenerator (52) wird ein Taktsignal er­ zeugt und dieses Taktsignal wird den Eingängn (C 1-C 4) der Datenübertragungsleitungen und dem Eingang (C 5) einer Bezugssignalübertragungsleitung zugeführt.
• B) An den Ausgängen der Datenübertragungsleitungen werden die Taktsignale in Abhängigkeit von den unterschiedlichen Laufzeitcharakteristiken der Datenübertragungsleitun­ gen im allgemeinen zu verschiedenen Zeitpunkten empfangen und werden steuerbaren Verzögerungsgliedern (70, 72, 74, 76) zugeführt von den entsprechend verzögerte Signale ab­ gegeben werden.
• C) An den Ausgang der Bezugssignalübertragungsleitung ist ein Bezugs-Verzögerungsglied (78) angeschlossen, welches in Abhängigkeit vom übertragenem Taktsignal ein Bezugs­ signal abgibt.
• D) Mit einer Steuereinrichtung (64, 66, 67, 68) werden in Abhängig­ keit von den verzögerten Signalen und in Abhängigkeit vom Bezugssignal die Verzögerungen der Verzögerungsglie­ der (70, 72, 74, 76) individuell derart eingestellt, daß die verzögerten Signale mit dem Bezugssignal im wesentlichem koinzidieren (Fig. 1-3).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die steuerbaren Verzögerungsglieder (70, 72, 74, 76) aus einer Vielzahl von mit Anzapfungen (I 1, I 2, . . . I 15) versehenen Verzögerungsleitungen und aus einer Vielzahl von Multiplexern (56, 58, 60, 62) bestehen,
daß die Multiplexer über Steuereingänge (S 0, S 1, S 2, S 3) an eine Steuerstufe (64, 66) der Steuereinrichtung (64, 66, 67, 68) angeschlossen sind, und
daß in Abhängigkeit von den an den Steuereingängen anlie­ genden Steuersignalen je eine Anzapfung (I 1, . . . I 15) der Verzögerungsleitungen ausgewählt und mit dem Ausgang (Z) des entsprechendem Multiplexers verbunden wird und über die Ausgänge (Z) der Multiplexer die verzögerten Signale abgegeben werden (Fig. 3).

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet,
daß die Steuereinrichtung aus der Steuerstufe (64, 66) aus einer Taktschaltung (67) und aus einer Pro­ zessoreinheit (CPU) gebildet wird,
daß die Ausgänge (Z) der Multiplexer (56, 58, 60, 62) und der Ausgang des Bezugs-Verzögerungsgliedes (78) an entsprechen­ de Eingänge (D 1, D 2, D 3, D 4, TAKT) der Taktschaltung (67) angeschlossen sind,
daß in der Taktschaltung (67) die Ankunftszeiten der über die Eingänge (D 1, D 2, D 3 , D 4) zugeführten verzögerten Signale individuell mit der Ankunftszeit des Bezugssignals vergli­ chen werden und über die Ausgänge (Q 1, Q 2, Q 3, Q 4) der Takt­ schaltung (67) Laufzeitvergleichssignale abgegeben werden, welche ein verfrühtes bzw. ein verspätetes Auftreten der verzögerten Signale signalisieren, und
daß die Ausgänge (Q 1, Q 2, Q 3, Q 4) der Taktschaltung (67) an entsprechende Eingänge der Prozessoreinheit (CPU) ange­ schlossen sind, welche in Abhängigkeit von den zugeführ­ ten Laufzeitvergleichssignalen Instruktionssignale an die Steuerstufe (64, 66) abgibt und diese Steuerstufe veranlaßt, die an den Steuereingängen (S 0, S 1, S 2, S 3) der betreffenden Multiplexer anliegenden Steuersignale derart zu ändern, daß die Ankunftszeiten der verzögerten Signale an die Ankunftzeit des Bezugssignals angenähert werden (Fig. 3).

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die von der Steuerstufe (64, 66) an die Steuereingänge (S 0, S 1, S 2, S 3) der Multiplexer abgegebenen Steuersignale das Format von Binärsignalen haben, die je eine mehrstellige Nummer signalisieren,
daß die Nummern in Abhängigkeit von den Instruktionssigna­ len der Prozessoreinheit (CPU) erhöht bzw. erniedrigt werden, und
daß die Multiplexer in Abhängigkeit von den Nummern die Anzapfungen (70, 72, 74, 76) der Verzögerungsglieder auswählen (Fig. 3).

5. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekenn­ zeichnet,
daß die Prozessoreinheit (CPU) aufeinander­ folgende Laufzeitvergleichssignale speichert und Über­ gänge erkennt von einer Folge von Laufzeitvergleichssi­ gnalen betreffend ein verfrühtes Auftreten der verzögerten Signale zu mindestens einem Laufzeitvergleichssignal be­ treffend ein verspätetes Auftreten der verzögerten Signale, bzw. Übergänge erkennt von einer Folge von Laufzeit­ vergleichssignalen betreffend ein verspätetes Auftreten der verzögerten Signale zu mindestens einem Laufzeitvergleichs­ signal betreffend ein verfrühtes Auftreten der verzögerten Signale, und
daß die Prozessoreinheit (CPU) die Steuerstufe (64, 66) veranlaßt, die jeweils zuletzt eingestellten Nummern zu speichern, wodurch die mit den Verzögerungsgliedern (70, 72, 74, 76) zuletzt bewirkten Verzögerungen beibehalten werden (Fig. 3).