DE3212442C2 - - Google Patents

Info

Publication number
DE3212442C2
DE3212442C2 DE3212442A DE3212442A DE3212442C2 DE 3212442 C2 DE3212442 C2 DE 3212442C2 DE 3212442 A DE3212442 A DE 3212442A DE 3212442 A DE3212442 A DE 3212442A DE 3212442 C2 DE3212442 C2 DE 3212442C2
Authority
DE
Germany
Prior art keywords
housing
line
connections
line connections
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3212442A
Other languages
English (en)
Other versions
DE3212442A1 (de
Inventor
Dennis Lawndale Calif. Us Meddles
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of DE3212442A1 publication Critical patent/DE3212442A1/de
Application granted granted Critical
Publication of DE3212442C2 publication Critical patent/DE3212442C2/de
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Packaging Frangible Articles (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Description

Die Erfindung bezieht sich auf ein vierpoliges Halb­ leiterbauteil-Gehäuse der im Oberbegriff des Anspruchs 1 genannten Art.
Derartige Halbleiterbauteil-Gehäuse mit mehreren paar­ weise miteinander ausgerichteten Leitungsanschlüssen zur Montage bzw. Kapselung von Halbleiteranordnungen sind allgemein bekannt und beispielsweise in der DIN 41 866 genormt. Diese Gehäuse bestehen aus einem iso­ lierenden Gehäuse-Formkörper mit zueinander parallelen Seitenflächen, aus denen Leitungsanschlüsse herausragen. Die Leitungsanschlüsse an den jeweiligen Seitenflächen des Formkörpers sind miteinander ausgerichtet, wobei die Anzahl der Leitungsanschlüsse von der Art des Halblei­ terbauteils abhängt. Die paarweise ausgerichteten Lei­ tungsanschlüsse derartiger Gehäuse können steckerartig in herkömmlichen Socken mit paarweise miteinander aus­ gerichteten Buchsen aufgenommen werden, oder sie können mit den Leiterbahnen einer gedruckten Schaltung verlötet werden.
Da die Anzahl der Leitungsanschlüsse für ein vorgegebenes Gehäuse durch die Art der in dem Gehäuse angeordneten Halbleiterbauteile bestimmt ist, müssen für verschiedene Arten von Halbleiterbauteilen eine Vielzahl unterschied­ licher Gehäuse hergestellt und bereitgehalten werden. Dies gilt insbesondere auch dann, wenn in einem gemein­ samen Gehäuse mehrere Halbleiterbauteile angeordnet wer­ den sollen, die eine gemeinsame Halbleiterbauteil-Anord­ nung bilden, beispielsweise bei gepaarten Halbleiterbau­ teilen. Die Gehäusegröße ist hierbei abhängig von der An­ zahl der in der Halbleiterbauteil-Anordnung verwendeten Halbleiterbauteile unterschiedlich. Eine einfache Anein­ anderreihung von jeweils ein einziges Halbleiterbauteil enthaltenden Gehäusen zur Bildung einer Gehäuseanordnung nach Anspruch 4 ist nicht möglich, da beispielsweise bei vierpoligen Halbleiterbauteil-Gehäusen vom Typ 20 A4 gemäß DIN 41 866 die Länge des Gehäuses zu groß ist, um eine di­ rekte Aneinanderreihung von zwei oder vier derartigen Ge­ häusen in genormten 8- oder 16poligen Sockeln zu ermöglichen.
Der Erfindung liegt die Aufgabe zugrunde, ein Gehäuse der eingangs genannten Art zu schaffen, das eine einfache An­ einanderreihung einzelner Gehäuse gestattet, so daß eine Gehäuse-Anordnung gebildet werden kann.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.
Durch diese Ausgestaltung des Gehäuses ist eine Aneinan­ derreihung einzelner Gehäuse entweder in einem Sockel oder auf einer Leiterplatte möglich, so daß eine Gehäuse-Anordnung aus Einzel­ bausteinen leicht aufgebaut werden kann. Dies ist insbe­ sondere dann von Bedeutung, wenn die in den Gehäusen ange­ ordneten Halbleiterbauteile vor ihrer Vereinigung zu einer Gehäuse-Anordnung auf gleiche Eigenschaften hin ausgesucht werden müssen. Durch die erfindungsgemäße Aus­ gestaltung des Gehäuses ist es möglich, die einzelnen Halbleiterbauteile getrennt herzustellen und in einzelnen Gehäusen anzuordnen, worauf sehr exakte Übereinstimmungen aufweisende Halbleiterbauteile zu einer Zweier- oder Vie­ reranordnung vereinigt werden können. Durch die erfindungs­ gemäße Anordnung der Leitungsanschlüsse können die einzel­ nen Gehäuse stirnseitig aneinandergereiht werden, wobei benachbarte Leitungsanschlüsse zweier benachbarter Gehäuse automatisch den gleichen Abstand voneinander besitzen wie die Lei­ tungsanschlüsse ein und desselben Gehäuses.
Gemäß einer vorteilhaften Ausgestaltung der Erfindung liegt der innerhalb des Gehäuses liegende Teil der beiden Lei­ tungsanschlüsse in einer zur Ebene der Unter- und Obersei­ te des Gehäuses parallelen Ebene und die beiden Leitungs­ anschlüsse eines Leitungsanschlußpaares sind wenigstens in dem innerhalb des Gehäusekörpers liegenden Bereich durch einen gemeinsamen großflächigen Leitungsanschlußteil mit­ einander verbunden, auf dem der Halbleiterchip in wärme­ leitender Verbindung befestigt ist.
Die Halbleiterbauteile können von beliebiger Art sein. Als Beispiel sei lediglich eine MOSFET-Anordnung genannt, die einen Drain-Anschluß an der Unterseite und voneinander isolierte Source- und Gate-Anschlüsse an ihrer Oberseite aufweist. Hierbei ist dann die Drain-Elektrode mit dem großflächigen Leitungsanschlußteil verlötet, während die Source- und Gate-Anschlüsse des Halbleiterbauteils durch Drähte mit den voneinander isolierten Leitungsanschlüssen des anderen Leitungsanschlußpaares verbunden sind.
Die jeweils benachbarten Gehäuse einer Anordnung von Ge­ häusen können beispielsweise durch Verkittung permanent miteinander verbunden werden oder sie können durch ihre Verbindung mit einer gemeinsamen Sockelleiste, einem ge­ meinsamen Träger oder einer gedruckten Schaltung zusammen­ gehalten werden.
Ausführungsbeispiele der Erfindung werden im folgenden noch näher erläutert. In den Zeichnungen zeigt
Fig. 1 eine perspektivische Ansicht einer Aus­ führungsform des Halbleiterbauteil-Ge­ häuses mit vier paarweise miteinander aus­ gerichteten Leitungsanschlüssen,
Fig. 2 eine perspektivische Ansicht von vier mit­ einander verbundenen Halbleiterbauteil- Gehäusen nach Fig. 1 zur Bildung einer Viereranordnung mit sechzehn Leitungsanschlüs­ sen,
Fig. 3 eine vergrößerte Seitenansicht des Gehäu­ ses nach Fig. 1 mit strichpunktiert dar­ gestellten weiteren benachbarten Gehäusen,
Fig. 4 eine Draufsicht auf Fig. 3,
Fig. 5 eine Stirnansicht zu Fig. 3,
Fig. 6 eine Draufsicht auf die Leitungsanschluß­ teile eines vierpoligen Halbleiterbau­ teil-Gehäuses, wobei der isolierende Ge­ häuse-Formkörper gestrichelt angedeutet ist,
Fig. 7 eine Schnittansicht durch die Ausführungs­ form nach Fig. 6 entlang der Linie 7-7, wo­ bei das Gehäuse und die umgebogenen Lei­ tungsanschlußteile strichpunktiert gezeich­ net sind.
In Fig. 1 ist eine mit 10 bezeichnete Ausführungs­ form des Halbleiterbauteil-Gehäuses mit vier Leitungsanschlüs­ sen gezeigt. Dieses Gehäuse 10 besteht aus einem isolieren­ den Gehäuse-Formkörper 11 mit insgesamt vier Leitungsanschlüs­ sen, von welchen sich die Leitungsanschlüsse 12 und 13 von der einen Seite des Gehäuses und die Leitungsanschlüsse 14 und 15 von der anderen Gehäuseseite aus erstrecken, wobei die Leitungsanschlüsse 14 und 15 mit den Leitungs­ anschlüssen 12 bzw. 13 ausgerichtet sind. Der Formkörper 11 kann ein herkömmlicher, nach einem bekannten Spritzguß- oder Spritzpreßverfahren oder nach einem anderen Formgebungsver­ fahren hergestellter Formkörper sein. Die Leitungsanschlüs­ se 12 und 13 sind miteinander verbunden und gehen von einem gemeinsamen Leitungsanschlußteil 16 aus, der sich aus dem Formkörper 11 heraus erstreckt. Die Leitungsanschlüsse 14 und 15 sind elektrisch voneinander getrennt.
Die Leitungs­ anschlüsse 12-15 sind so bemessen und in einem derartigen Abstand angeordnet, daß sie in einen Steckersockel bzw. eine Steckerfassung herkömmlicher Art einsteckbar sind, wobei die Leitungsanschlüsse 12 und 13 bzw. 14 und 15 von­ einander einen Mittenabstand von 2,54 mm besitzen. Die En­ den der Leitungsanschlüsse 13 und 15 im abgebogenen Zustand gemäß Fig. 5 verlaufen parallel zueinander mit einem gegen­ seitigen Abstand von etwa 7,62 mm. Die Höhe des Formkörpers 11 kann etwa 5 mm betragen. Die gesamte Breite des Formkör­ pers 11 von Stirnseite zu Stirnseite beträgt etwa 5,03 mm, wobei die Leitungsanschlüsse 14 und 15 sowie 12 und 13 sym­ metrisch bezüglich dieser Breitenabmessung angeordnet sind. Somit ist der Abstand A gemäß Fig. 3 halb so groß wie der Abstand zwischen den Leitungsanschlüssen 14 und 15 und beträgt etwa 1,27 mm. Bei Nebeneinanderanordnung gleich­ artiger derartiger Halbleiterbauteil-Gehäuse wie in den Fig. 3 und 4 für die Gehäuse 20, 10 und 21 angedeutet, ergibt sich als Folge der beschriebenen Ausbildung, daß sämtliche benachbarten Leitungsanschlüsse 22 und 23 des Gehäuses 20, 15 und 14 des Gehäuses 10 und 24 und 25 des Gehäuses 21 voneinander jeweils gleiche Abstände aufweisen. Die einzelnen Gehäuse können miteinander verkittet oder ander­ weitig miteinander verbunden sein, um eine Dual- oder Quar­ tett-Gehäuseanordnung zu bilden, die genau in einen Stan­ dard-DIL-Sockel paßt.
In Fig. 2 ist eine durch eine gemeinsame Kappe 34 Stirn an Stirn zusammengehaltene 16polige Anordnung von 4 Gehäusen, nämlich den Gehäusen 20, 10 und 21 sowie einem vierten Ge­ häuse 30 dargestellt. Das vierte Gehäuse 30 weist auf seiner einen Seite voneinander getrennte Leitungsanschlüsse 31 und 32 und auf seiner anderen Seite eine Anschlußleitung 33 (in Ausrichtung mit dem Anschluß 32) sowie einen mit dem Lei­ tungsanschluß 31 ausgerichteten vierten Leitungsanschluß auf, der jedoch in Fig. 2 nicht sichtbar ist. Die jeweils mit den Leitungsanschlüssen 22, 23, 15, 14, 24, 25, 31 und 32 aus­ gerichteten Leitungsanschlüsse auf der gegenüberliegenden (nicht sichtbaren) Seite der Vierer-Gehäuseanordnung in Fig. 2 sind innerhalb jedes Gehäuses miteinander verbunden, wie dies in Fig. 1 für das Gehäuse 10 gezeigt ist.
Die Fig. 6 und 7 zeigen eine Ausführungsform einer Leitungsanschlußanordnung für ein einzelnes Gehäuse. Wie dies aus Fig. 7 zu erkennen ist, besteht die Leitungsan­ schlußanordnung aus koplanaren Teilen, die nach herkömmli­ chen Verfahren aus einem gemeinsamen Leitungsanschlußrahmen herausgestanzt sind. Während die Teile der Lei­ tungsanschlußanordnung noch mit dieser verbunden sind, nimmt der verhältnismäßig großflächige Leitungsanschlußteil 16 an seinem vergrößerten Kopfbereich 41 einen Halbleiterchip 42 auf, der in dem Gehäuse montiert werden soll.
Der Halbleiterchip 42 ist gemäß Fig. 7 mittels eines geeigneten Lotplättchens 43 an dem Leitungsan­ schlußteil 16 befestigt. Die Befestigung des Halbleiter­ chips 42 an dem Leitungsanschlußteil 16 kann nach einem be­ liebigen Lötverfahren erfolgen. Der Halbleiterchip 42 kann ein MOSFET vom Vertikalleitungstyp sein, dessen an dem Lot­ plättchen 43 anliegende Unterseite die Drain-Elektrode bil­ det.
Die Oberseite des Chips 42 weist einen Gate-Anschluß 45 und einen Source-Anschluß 46 auf. Diese Anschlüsse sind elektrisch leitend über dünne biegsame Aluminiumdrähte 47 bzw. 48 mit den voneinander isolierten Anschlußteilen 49 und 50 verbunden, die nach außen hin durch die Leitungsanschlüsse 15 bzw. 14 verlängert sind.
Die Teile der Leitungsanschlußanordnung werden sodann im Spritzguß- bzw. Spritzpreßverfahren in den Formkörper 11 eingegossen, dessen Außenform durch die strichpunktierte Linie 60 in den Fig. 6 und 7 angedeutet ist. Die einzel­ nen Leitungsanschlußteile 16, 49 und 50 der Leitungsan­ schlußanordnung werden dann von dem Leitungsanschlußrahmen getrennt und die einzelnen Gehäuse werden voneinander ge­ trennt. Die sich nach außen erstreckenden Enden der Lei­ tungsanschlußteile können dann nach unten umgebogen werden, wie dies für die vier Anschlußleitungen 12, 13, 14 und 15 des Gehäuses 10 in Fig. 1 gezeigt ist.

Claims (4)

1. Vierpoliges Halbleiterbauteil-Gehäuse mit einem rechteckförmigen isolierenden Gehäuse-Formkörper mit zwei ebenen parallelen Seitenflächen, zwei ebenen parallelen und zu den Seitenflächen recht­ winkligen Stirnlächen sowie mit ebenen zueinan­ der parallelen Unter- und Oberseiten, mit vier mit einem Halbleiterchip verbundenen Leitungsanschlüs­ sen, die sich paarweise an den beiden Seitenflächen aus dem Gehäuse heraus erstrecken, wobei die beiden Leitungsanschlüsse jedes Paares einen festen Abstand zwischen ihren äußeren Enden aufweisen, dadurch ge­ kennzeichnet, daß die beiden Paare von Leitungsanschlüssen (12-13, 14-15) symmetrisch bezüg­ lich der Breite der beiden Seitenflächen derart an­ geordnet sind, daß die Mittellinie des ersten Lei­ tungsanschlusses (12, 14) eines Anschlußleitungspaa­ res bei einem Viertel der Breite der Seitenfläche und die Mittellinie des zweiten Leitungsanschlusses (13, 15) dieses Leitungsanschlußpaares bei Dreivier­ tel der Breite dieser Seitenfläche liegt.
2. Gehäuse nach Anspruch 1, dadurch gekenn­ zeichnet, daß der innerhalb des Gehäuses liegende Teil der beiden Leitungsanschlüsse in einer zur Ebene der Unter- und Oberseite des Gehäuses paral­ lelen Ebene liegt und daß die beiden Leitungsanschlüsse (12, 13) eines Leitungsanschlußpaares wenigstens in dem innerhalb des Gehäusekörpers liegenden Bereich durch einen gemeinsamen großflächigen Leitungs­ anschlußteil (16) miteinander verbunden sind, auf dem der Halbleiterchip (42) in wärmeleitender Verbindung befestigt ist.
3. Gehäuse nach Anspruch 2, dadurch gekenn­ zeichnet, daß die beiden Leitungsanschlüs­ se (14, 15) des anderen Leitungsanschlußpaares über ihre gesamte Länge voneinander getrennt und elek­ trisch isoliert sind.
4. Verwendung des Gehäuses nach einem der Ansprüche 1 bis 3 in einer Gehäuseanordnung mit einer Viel­ zahl von in gleichen Abständen angeordneten und paarweise miteinander ausgerichteten Leitungsan­ schlüssen (22, 23, 15, 14, 24, 25, 31, 32), dadurch gekennzeichnet, daß die Gehäuseanord­ nung durch eine Anzahl von in Reihe hintereinander angeordneten Gehäusen (20, 10, 21, 30) gebildet ist, die fest miteinander verbunden sind.
DE19823212442 1981-04-06 1982-04-02 Gehaeuseanordnung mit paarweise miteinander ausgerichteten leitungsanschluessen, insbesondere zur kapselung von halbleiterbauteilen Granted DE3212442A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/251,268 US4642419A (en) 1981-04-06 1981-04-06 Four-leaded dual in-line package module for semiconductor devices

Publications (2)

Publication Number Publication Date
DE3212442A1 DE3212442A1 (de) 1982-11-04
DE3212442C2 true DE3212442C2 (de) 1992-08-06

Family

ID=22951202

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19823212442 Granted DE3212442A1 (de) 1981-04-06 1982-04-02 Gehaeuseanordnung mit paarweise miteinander ausgerichteten leitungsanschluessen, insbesondere zur kapselung von halbleiterbauteilen

Country Status (5)

Country Link
US (1) US4642419A (de)
JP (2) JPS57177548A (de)
DE (1) DE3212442A1 (de)
FR (1) FR2503454B1 (de)
GB (1) GB2096394B (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT8224533A0 (it) * 1982-12-01 1982-12-01 Ora Sgs Microelettronica Spa S Contenitore in metallo e resina ad elevata affidabilita' per dispositivo a semiconduttore.
JPS5996844U (ja) * 1982-12-21 1984-06-30 日本インタ−ナショナル整流器株式会社 半導体装置用リ−ドフレ−ム
JPH073848B2 (ja) * 1984-09-28 1995-01-18 株式会社日立製作所 半導体装置
JPS63201347U (de) * 1987-06-17 1988-12-26
DE4031051C2 (de) * 1989-11-14 1997-05-07 Siemens Ag Modul mit mindestens einem Halbleiterschaltelement und einer Ansteuerschaltung
JP2745933B2 (ja) * 1992-02-17 1998-04-28 日本電気株式会社 Tab−集積回路
US5337216A (en) * 1992-05-18 1994-08-09 Square D Company Multichip semiconductor small outline integrated circuit package structure
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
EP0660402B1 (de) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Leistungs-Halbleiterbauelement
DE69321965T2 (de) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Leistungs-Chip-Typ und Packungszusammenbau
TW354859B (en) * 1994-02-07 1999-03-21 Siemens Ag A storage unit of semiconductor assembled of multi-memory chips and its manufacturing method a semiconductor memory system is composed with several single memory chips or different designed memory units
US5647124A (en) * 1994-04-25 1997-07-15 Texas Instruments Incorporated Method of attachment of a semiconductor slotted lead to a substrate
EP0697728B1 (de) * 1994-08-02 1999-04-21 STMicroelectronics S.r.l. Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
JP3426801B2 (ja) * 1995-08-15 2003-07-14 株式会社ミツバ 電子部品
US6476549B2 (en) * 2000-10-26 2002-11-05 Mu-Chin Yu Light emitting diode with improved heat dissipation
US7573159B1 (en) 2001-10-22 2009-08-11 Apple Inc. Power adapters for powering and/or charging peripheral devices
DE102008048259A1 (de) * 2008-09-22 2010-04-08 Osram Opto Semiconductors Gmbh Gehäuse für ein optoelektronisches Bauteil
DE102010038988A1 (de) * 2009-08-05 2011-02-10 Continental Teves Ag & Co. Ohg Sensoranordnung und Chip mit zusätzlichen Befestigungsbeinen
US20130081845A1 (en) * 2011-09-30 2013-04-04 Edward Siahaan Housing for electronic components
JP6058353B2 (ja) * 2012-11-02 2017-01-11 株式会社東芝 半導体装置
KR102015966B1 (ko) 2016-06-30 2019-08-29 유겐가이샤 쇼난 엔지니어링 마그넷식 칩 컨베이어
US11923344B2 (en) 2021-11-11 2024-03-05 Wolfspeed, Inc. Compact power module
US20230363097A1 (en) * 2022-05-04 2023-11-09 Wolfspeed, Inc. Dual inline power module

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3522490A (en) * 1965-06-28 1970-08-04 Texas Instruments Inc Semiconductor package with heat conducting mounting extending from package on side opposite conductor extensions
NL157456B (nl) * 1968-07-30 1978-07-17 Philips Nv Halfgeleiderinrichting in een isolerende kunststofomhulling.
US3668299A (en) * 1971-04-29 1972-06-06 Beckman Instruments Inc Electrical circuit module and method of assembly
JPS495388A (de) * 1972-05-01 1974-01-18
US3839660A (en) * 1973-02-05 1974-10-01 Gen Motors Corp Power semiconductor device package
US4023053A (en) * 1974-12-16 1977-05-10 Tokyo Shibaura Electric Co., Ltd. Variable capacity diode device
FR2368868A7 (fr) * 1976-10-21 1978-05-19 Ates Componenti Elettron Dispositif a semi conducteurs en forme de boitier
US4203792A (en) * 1977-11-17 1980-05-20 Bell Telephone Laboratories, Incorporated Method for the fabrication of devices including polymeric materials
JPS5623759A (en) * 1979-08-01 1981-03-06 Hitachi Ltd Resin-sealed semiconductor device and manufacture thereof

Also Published As

Publication number Publication date
JPS57177548A (en) 1982-11-01
US4642419A (en) 1987-02-10
GB2096394A (en) 1982-10-13
DE3212442A1 (de) 1982-11-04
FR2503454A1 (fr) 1982-10-08
GB2096394B (en) 1985-02-20
JPS6444645U (de) 1989-03-16
FR2503454B1 (fr) 1986-04-04

Similar Documents

Publication Publication Date Title
DE3212442C2 (de)
DE10232566B4 (de) Halbleiterbauteil
DE69204754T2 (de) Klemmleiste für gedruckte Leiterplatten.
DE69829120T2 (de) Anschlussblock für Federdrähte für Kommunikationsverbinder
DE3544838C2 (de)
AT398254B (de) Chipträger sowie anordnung von solchen chipträgern
DE3883805T2 (de) An der Oberfläche montierbarer elektrischer Stecker.
DE69317741T2 (de) Doppelt lesbarer SIMM-Sockel für Anwendungen hoher elektrischer Signalgeschwindigkeit
DE2455619A1 (de) Steckverbinder-anordnung
DE1615691A1 (de) Vielfach-Steckverbinder und Verfahren zu seiner Herstellung
DE19747105A1 (de) Bauelement mit gestapelten Halbleiterchips
DE3706953A1 (de) Filtersteckverbinder
DE69931430T2 (de) Modularer Verbinder für hohe Übertragungsgeschwindigkeiten
DE2230337A1 (de) Elektrische verbinderanordnung
DE102015104185A1 (de) Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
DE3600447A1 (de) Entkopplungskondensator und verfahren zu seiner herstellung
DE3854437T2 (de) Chipkondensator.
DE19651549B4 (de) Anschlußrahmen und Chipgehäuse
DE2232928A1 (de) Elektrische mehrkomponentenvorrichtung
DE60224860T2 (de) Klemmenblock und Kabelverbinder
DE3104441A1 (de) Steckverbinderbuchse fuer anschlussstifte
DE3730662C2 (de)
DE69609921T2 (de) Herstellungsverfahren einer halbleiteranordnung geeignet zur oberflächenmontage
DE4321592A1 (de) Halbleitervorrichtungen sowie Trägerteile und Leiterrahmen hierfür
DE19739958A1 (de) Mit Filter versehener Adapter und Verbinder

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 23/48

D2 Grant after examination
8363 Opposition against the patent
8366 Restricted maintained after opposition proceedings
8305 Restricted maintenance of patent after opposition
D4 Patent maintained restricted
8339 Ceased/non-payment of the annual fee