DE3120930C2 - - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
Die Erfindung geht aus von einer monolithisch integrierbaren PLL-
Schaltung nach dem Oberbegriff des Anspruchs 1.
Eine solche monolithisch integrierbare PLL-Schaltung ist bei
spielsweise aus der DE-OS 27 06 224 bekannt. Zweck von PLL-
Schaltungen ist, die Frequenz f₂ des nachstellbaren Nachlaufoszil
lators so einzustellen, daß sie mit der Frequenz f₁ eines als
Sollwertgeber dienenden Oszillators übereinstimmt, und zwar so
genau, daß die Phasenverschiebung nicht wegläuft. Prinzipiell be
steht eine PLL-Schaltung aus einem durch eine elektrische Span
nung einstellbaren Nachlaufoszillator VCO, der - wie aus Fig. 1
ersichtlich - den Istwert seiner Frequenz f₂ an den einen Ein
gang eines Phasendetektors PD liefert. Der andere Eingang des
Phasendetektors PD wird durch einen den Sollwert liefernden
Vorlaufoszillator beaufschlagt. Der Ausgang des Phasendetektors
PD steuert den Eingang des Reglers RG, der eine der Stellgröße
SG entsprechende Steuerspannung an den Nachlaufoszillator VCO
abgibt.
Der Nachlaufoszillator ist z. B. als Tuneroszillator ausgebil
det. Die vom Tiefpaßausgang des Reglers RG abgegebene und dem
Stellwert SG entsprechende Gleichspannung dient zur Einstellung
der z. B. durch eine Kapazitätsdiode gegebenen frequenzbestim
menden Kapazität eines LC-Oszillators oder RC-Oszillators, der
den Nachlaufoszillator VCO bildet.
Mit Hilfe des mit einer Schaltung gemäß Fig. 1 durchzuführenden
Frequenz-Syntheseverfahrens lassen sich von einem quarzstabilen
Referenzsignal Signale mit unterschiedlichen diskreten Frequenzen
ableiten, deren Frequenzkonstanz, relative Genauigkeit und
Reproduzierbarkeit den entsprechenden Werten des Referenzsi
gnals, also des vom Sollwertgeber gelieferten Sollwertsignals
SW, entspricht.
Bei der in der DE-OS 27 06 224 vorgestellten PLL-Schaltung ist
lediglich von einer steuerbaren Stromquelle, die in ihrer Pola
rität umschaltbar ist, die Rede. Die Symbolik für die Stromquellen
10 und 11 in der dortigen Figur sollen offensichtlich andeu
ten, daß es sich um kontinuierlich einstellbare Stromquellen
handelt. Solche kontinuierlich einstellbaren Stromquellen in
PLL-Schaltungen haben jedoch den Nachteil, daß der Stromampli
tudenwert nur mit einem erheblichen Aufwand an zusätzlicher
Beschaltung von einem Mikrocomputer einstellbar ist.
Aus der DE-AS 28 03 400 ist ein steuerbarer Oszillator bekannt,
der über eine Eingangsklemme E von einer Steuergröße in seiner
Ausgangsfrequenz variierbar ist. Eine Regelschaltung zur Erzeu
gung einer Steuergröße ist in dieser Veröffentlichung nicht be
schrieben.
Der Erfindung lag die Aufgabe zugrunde, die bekannte PLL-Schal
tung so weiterzubilden, daß diese in einfacher Weise durch
Mikrocomputer steuerbar ist.
Diese Aufgabe wird durch die kennzeichnenden Merkmale des Anspru
ches 1 gelöst.
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die Erfindung wird im folgenden anhand von weiteren fünf Figuren
näher erläutert. Es zeigt
Fig. 2 ein Blockschaltbild einer erfindungsgemäßen PLL-Schaltungs
anordnung,
Fig. 3 eine an sich bekannte Ausgestaltung eines Phasendetektors
für die erfindungsgemäße PLL-Schaltungsanordnung von Fig. 1,
Fig. 4 eine vorteilhafte Ausgestaltung einer Ladungspumpe,
Fig. 5 eine mögliche Ausgestaltung einer Stromsenke und
Fig. 6 ein weiteres Ausführungsbeispiel einer erfindungsgemäßen
PLL-Schaltungsanordnung.
Der Sollwertgeber wird, wie aus Fig. 2 ersichtlich,
durch einen von einem externen Quarz Q bezüglich seiner
Frequenz gesteuerten Oszillator BO (= Bezugsoszillator)
mit einem nachgeschalteten ersten Frequenzteiler TE1 mit
einstellbarem Teilerverhältnis gebildet. Der Nachlauf-Oszil
lator VCO ist mit seinem Signalausgang zum Beaufschla
gen eines dem ersten Teiler TE1 entsprechenden zweiten
Teilers TE2 vorgesehen, dessen Ausgang bei Einstellen
eines dem Teilerverhältnis des ersten Teilers TE1 ent
sprechenden Teilerverhältnisses den Istwert IW liefert,
während der erste Teiler TE1 den zugehörigen Sollwert
SW abgibt.
Der Phasendetektor PD hat zwei Signaleingänge, von de
nen der eine mit dem Sollwert SW und der andere mit dem
Istwert IW beaufschlagt ist. Der Phasendetektor weist
z. B. die aus Fig. 3 ersichtliche, an sich bekannte Aus
gestaltung auf. Der Phasendetektor PD hat zwei Signal
ausgänge a1 und a2, die beide auf den als Ladungspumpe
fungierenden Teil LP des gemäß der Erfindung vorgesehe
nen und den Eingang des Reglers RG bildenden Schaltungs
teils wirken.
Der Ausgang dieses Schaltungsteils LP dient zum Beauf
schlagen des Tiefpasses TP. Dieser ist in dem Beispiel
gemäß Fig. 2 durch die Parallelschaltung eines Verstär
kers V mit einer einstellbaren Kondensator-Widerstands-
Kombination gegeben, deren Ausgang die zur Steuerung
des Nachlauf-Oszillators VCO erforderliche und den Stell
wert SG bildende Spannung liefert. Im Beispielsfall ist
der Signalausgang der Ladungspumpe LP an die eine Elektrode
eines Kondensators C gelegt, dessen andere Elektrode
einerseits über einen Schalter S und einen Widerstand
R1 an den Ausgang des Tiefpasses TP und andererseits
lediglich über einen Widerstand R2 an diesen Ausgang
gelegt ist.
Wichtig ist, daß die Ladungspumpe LP einstellbar und zu
sätzlich durch eine Doppelstromsenke SE gesteuert ist.
Das Ausgangssignal des spannungsgesteuerten Nachlauf-Os
zillators VCO wird somit nach entsprechender Frequenz
teilung dem einen Eingang des Phasendetektors PD zuge
führt, an dessen anderem Eingang das hochkonstante, quarz
stabile Referenzsignal anliegt. Je nach Phasenlage der bei
den Signale zueinander erzeugt der Ausgang des Phasen
detektors PD mit Hilfe der Ladungspumpe LP entsprechend breite
positive bzw. negative Stromimpulse oder Ladungen
I · Δt. Bei Phasengleichheit wird der Ausgang stromlos.
Die Stromimpulse werden in dem Tiefpaß TP zu einer Gleich
spannung U= aufintegriert, die als Abstimmspannung für
den Nachlauf-Oszillator VCO dient. Macht man den Teiler
TE1 einstellbar, dann läßt sich der Oszillator VCO auf
nahezu beliebige diskrete Frequenzen mit Quarzgenauig
keit abstimmen.
Das Einschwingverhalten und die Stabilität des gesamten
Frequenzsynthese-Regelkreises sowie die spektrale Rein
heit der Abstimmspannung, also der Stellgröße SG, ist
u. a. abhängig von dem Wert der RC-Kombination in dem -
üblicherweise als Schleifenfilter bezeichneten - Tief
paß TP. Eine große Zeitkonstante R · C ergibt einen geringen
Störanteil auf der Abstimmspannung SG. Sie verlang
samt aber das Einschwingverhalten nach einem Frequenz
wechsel und umgekehrt. Um dies zu vermeiden, kann man ent
weder einen Kompromiß zwischen Störspannung und Einschwing
verhalten eingehen oder die R · C-Zeitkonstante mittels des
Schalters S umschaltbar ausgestalten, wie dies in Fig. 2
dargestellt ist. Dann wird während des Umschaltvorganges
mit einer kleinen Zeitkonstanten gearbeitet, um die Umschal
tung zu beschleunigen (sog. aperiodischer Grenzfall). Nach
dem Abschluß des Umschaltvorganges wird die Zeitkonstante
wieder erhöht, um eine saubere Abstimmspannung zu erhalten.
Für das Umschalten der Zeitkonstanten benötigt man aber
einen Zusatzaufwand an diskreten Bauelementen, die außer
dem mit zusätzlichen Verlustleistungen, zusätzlichem
Platzbedarf usw. verbunden sind. Will man durch Verwen
dung von CMOS-Umschaltern den Energieaufwand reduzieren,
so hat man damit zu rechnen, daß diese Umschalter her
stellungsmäßig besonders aufwendig und daher teuer sind.
Demgemäß ist bei einer der Erfindung entsprechenden
Schaltung die Ladungspumpe LP einstellbar veränderlich
ausgestaltet. Damit kann man mit einer festen Zeitkon
stanten im Schleifenfilter TP arbeiten und sorgt dafür,
daß bei einem Frequenzwechsel statt einer Umschaltung
der Zeitkonstanten für eine gewisse Zeit die an den
Tiefpaß TP weitergegebene Ladung durch Vergrößerung
der Stromamplitude erhöht wird. Dies kann in der inte
grierten PLL-Schaltung gemäß der Erfindung ohne ins
Gewicht fallenden Mehraufwand geschehen.
Hierzu werden die an den Schleifenfilter TP weiterzuge
benden Strompulse I+ und I- zweckmäßig mittels schaltbarer
Stromquellen bzw. Stromsenken erzeugt, deren Strom
amplitude sich variieren läßt.
PLL-Schaltungen werden üblicherweise durch digital ar
beitende Mikrocomputer gesteuert, die eine in ihrem
Stromamplitudenwert kontinuierlich veränderbare Ladungs
pumpe LP jedoch nur mit einem erheblichen Aufwand an zu
sätzlicher Beschaltung ansteuern könnten.
Aus diesem Grund wird gemäß der weiteren Erfindung vorge
schlagen, die einstellbare Ladungspumpe LP als eine "Mul
tiplizierende Ladungspumpe" auszugestalten, deren Grund
stromwert über ein externes Schaltelement, z. B. ein Po
tentiometer, kontinuierlich einstellbar ist, während ihre
Gesamtstromamplitude hingegen digital als ganzzahliges
Vielfaches des Grundstromwertes einstellbar ist. Die
Ausgangsstromamplitude der Ladungspumpe LP ergibt sich
dann als Produkt aus dem Grundstrom und einem vom Mikro
computer vorgegebenen Zahlenwert. Diese Möglichkeit hat
den Vorteil, daß der Gesamtstrombereich der Ladungspumpe
LP in relativ weiten Grenzen über die kontinuierliche
Grundstromeinstellung an die Erfordernisse der verwendeten
PLL-Regelschleife angepaßt werden kann, daß aber den
noch innerhalb des Gesamtstromkreises noch eine Einstel
lung der Stromamplitude in Stufen möglich ist.
Aus diesem Grund ist bei der in Fig. 2 dargestellten
Ausgestaltung der erfindungsgemäßen PLL-Schaltung die
einstellbare Ladungspumpe LP mit einer einstellbaren
multiplizierenden Stromsenke SE versehen, die im Schalt
bild in Fig. 5 dargestellt ist. Eine vorteilhafte Ausge
staltung einer für eine Nachlaufsynchronisationsschal
tung gemäß der Erfindung einsetzbare und verstellbare
Ladungspumpe ist in Fig. 4 dargestellt. Bei ihrem Ein
satz kann das RC-Glied des Tiefpasses TP fest vorgegeben
sein, d. h. also daß man auf den Widerstand R1 und
den Schalter S verzichten kann, was ersichtlich ein merk
licher Vorteil ist.
Die in Fig. 3 dargestellte Logikschaltung stellt einen
bekannten (vgl. z. B. S. 712 des genannten Buchs von Tietze-
Schenk) flankengetriggerten Phasendetektor PD dar.
Dieser ist mittels NAND-Gatter aufgebaut. Zwei aus den
NAND-Gattern a und b bzw. a′ und b′ bestehende RS-Flip-
Flops sind mit ihren Reseteingängen gemeinsam an den
Signalausgang eines dritten NAND-Gatters 3 gelegt, das
mit vier Signaleingängen versehen ist. Der Setzeingang
jedes dieser beiden RS-Flip-Flops ist durch den Signal
ausgang je eines weiteren je einen Eingang des Phasen
detektors PD bildenden NAND-Gatters 1 bzw. 1′ gegeben,
wobei der eine Eingang des NAND-Gatters 1 mit dem Soll
wert SW und der eine Eingang des NAND-Gatters 1′ mit
dem Istwert IW zu beaufschlagen ist. Die beiden Ausgänge
a1 bzw. a2 des Phasendetektors PD sind ebenfalls durch
je ein weiteres NAND-Gatter 2 bzw. 2′ gebildet, die je
weils 3 Eingänge aufweisen. Dabei bilden die NAND-Gatter
1 und 2, sowie das Flip-Flop a, b einerseits und die
NAND-Gatter 1′, 2′ sowie das Flip-Flop a′, b′ je eine
Untergruppe, deren Resetverhalten durch das gemeinsame
NAND-Gatter 3 bestimmt wird.
Hierzu liegt der Ausgang des NAND-Gatters 1 am einen Ein
gang des NAND-Gatters 2, der invertierende Ausgang des
Flip-Flops a, b an einem zweiten Eingang des NAND-Gatters
2 und der Ausgang des die Resetimpulse für die beiden
Flip-Flops liefernden NAND-Gatters 3 an einem dritten
Eingang des NAND-Gatters 2 und zugleich an einem Eingang
des anderen Ausgangs-NAND-Gatters 2′. Der Ausgang a1 des
NAND-Gatters 2 ist auf einen zweiten Eingang des zugehö
rigen Eingangs-NAND-Gatters rückgekoppelt. In analoger
Weise hierzu ist der Ausgang a2 des zweiten Ausgangs-
NAND-Gatters 2′ an einen zweiten Eingang des zweiten -
im Beispielsfalle durch den Istwert IW zu beaufschlagenden
- NAND-Gatters 1′ gelegt, dessen Ausgang an einen
zweiten Eingang des Ausgangs-NAND-Gatters 2′ gelegt ist.
Der dritte Eingang des NAND-Gatters 2′ wird durch den
invertierenden Ausgang des zugehörigen RS-Flip-Flops a′,
b′ gesteuert. Schließlich liegt der Ausgang des ersten
Eingangs-NAND-Gatters 1 am Setzeingang des zugehörigen
Flip-Flops a, b und der Ausgang des zweiten Eingangs-
NAND-Gatters 1′ am Setzeingang des zugehörigen Flip-
Flops a′, b′.
Je ein Eingang des die Resetsignale liefernden NAND-Gat
ters 3 wird entweder durch den Signalausgang je eines
der beiden Eingangs-NAND-Gatter 1 bzw. 1′ oder durch
den invertierenden Signalausgang je eines der beiden
RS-Flip-Flops a, b bzw. a′, b′ gesteuert, wie dies aus
Fig. 3 ersichtlich ist. Bei genauer Betrachtung der
Schaltung gemäß Fig. 3 erkennt man, daß auch das Ein
gangs-NAND-Gatter 1 und das Eingangs-NAND-Gatter 1′ mit
dem zugehörigen Ausgangs-NAND-Gatter 2 bzw. 2′ je ein
RS-Flip-Flop bilden.
Der Phasendetektor PD hat die Aufgabe, ein Ausgangssignal
zu liefern, dessen Größe eindeutig vom Phasenwinkel zwi
schen dem Istwertsignal IW und dem Sollwertsignal SW in
monotoner Weise bestimmt ist. Dabei ist es erwünscht,
einen frequenzunempfindlichen Phasendetektor zur
Verfügung zu haben, der auch bei beliebigem Frequenzoffset
ein vorzeichenrichtiges Signal liefert. Schließlich
sollen auch sehr kleine Phasenabweichungen zwischen dem
Sollwert SW und dem Istwert IW erkannt werden. Aus diesem
Grund ist der in Fig. 3 dargestellte Phasendetektor PD so
ausgebildet, daß er mit Flankentriggerung arbeitet. Der
Detektor führt außerdem zu einem einwandfreien Zusammen
arbeiten mit den nachfolgenden Schaltungsteilen, insbe
sondere auch mit der Ladungspumpe LP.
Eine vorteilhafte Ausgestaltung der Ladungspumpe LP ge
mäß der Erfindung ist in Fig. 4 dargestellt. Sie ist in
Bipolartechnik ausgeführt, wobei teilweise npn-Transistoren
und teilweise pnp-Transistoren verwendet werden.
Ein erster wesentlicher Bestandteil der Ladungspumpe LP
ist ein aus den beiden npn-Transistoren T1 und T2 beste
hender und mit den Emittern seiner beiden Transistoren
am Bezugspotential (Masse) liegender Stromspiegel. Der
als Diode geschaltete Transistor T2 dieses Stromspiegels
liegt mit seinem Kollektor und mit seiner Basis am Kol
lektor eines als Stromquelle dienenden pnp-Transistors
T6, dessen Emitter durch das erste Betriebspotential UB
beaufschlagt ist. Der Kollektor des anderen Transistors
T1 des Stromspiegels ist einerseits mit dem Emitter eines
weiteren npn-Transistors T9 verbunden, dessen Kollek
tor am ersten Betriebspotential UB und dessen Basis einer
seits durch den einen Ausgang a1 des Phasendetektors PD
beaufschlagt und andererseits über einen Widerstand R3
ebenfalls an das erste Betriebspotential UB gelegt ist.
Andererseits ist der Kollektor des Transistors T1 des
Stromspiegels T1, T2 mit der Kathode einer Diode D3 ver
bunden, deren Anode unmittelbar am Ausgang A der Ladungs
pumpe LP liegt.
Der andere Ausgang a2 des Phasendetektors PD und damit
der entsprechende zweite Eingang der Ladungspumpe LP ist
zunächst über einen Widerstand R1 an das erste Betriebs
potential UB gelegt. Außerdem ist dieser zweite Eingang
mit der Anode einer weiteren Diode D1 verbunden, deren
Kathode einerseits an die Basis eines, insbesondere als
Schottkytransistor ausgebildeten, npn-Transistors ST ge
legt ist und andererseits über einen Widerstand R2 an dem
Bezugspotential (Masse) liegt. Der Emitter dieses Transistors
ST liegt am Bezugspotential (Masse) und sein Kollek
tor einerseits am Kollektor eines pnp-Transistors T7 und
andererseits an der Anode einer weiteren Diode D2, deren
Kathode mit dem bereits genannten Ausgang A der Ladungs
pumpe LP verbunden ist. Der pnp-Transistor T6 liegt mit
seinem Emitter am ersten Betriebspotential UB.
Zwei weitere in der erfindungsgemäßen Ladungspumpe LP ge
mäß Fig. 4 vorgesehene pnp-Transistoren T3 und T4 sind be
züglich ihrer Emitter-Kollektorstrecken einander parallel
geschaltet und liegen dabei mit ihren Emittern am ersten
Betriebspotential UB und mit ihren Kollektoren an der Basis
eines weiteren pnp-Transistors T5. Der Kollektor dieses
pnp-Transistors T5 liegt am Bezugspotential (Masse),
sein Emitter ist hingegen mit der Basis des in Verbindung
mit dem als Diode geschalteten npn-Transistor T2 des
Stromspiegels T1, T2 bereits genannten und bezüglich seiner
Emitter-Kollektorstrecke mit diesem npn-Transistor T2
in Reihe geschalteten pnp-Transistors T6 verbunden. Der
Emitter des zuletzt eingeführten pnp-Transistors T5 liegt
außerdem an der Basis des bereits genannten und mit sei
nem Kollektor an dem Kollektor des durch den vom Ein
gang a2 der Ladungspumpe LP her angesteuerten und ins
besondere als Schottkytransistor ausgebildeten Transistor
ST verbundenen pnp-Transistors T7. Schließlich
liegt der Emitter des zuletzt eingeführten pnp-Transistors
T5 an der Basis des ebenfalls bereits genannten
Transistors T4 vom pnp-Typ aus der bereits genannten
Parallelschaltung zweier pnp-Transistoren T3, T4, deren
Kollektoren, wie bereits festgelegt, mit der Basis
des zuletzt eingeführten pnp-Transistors T5 verbunden
sind.
Die Basis des anderen der beiden bezüglich ihrer Emit
ter-Kollektorstrecken einander parallelgeschalteten pnp-
Transistoren T3, T4, d. h. also die Basis des pnp-Tran
sistors T3, liegt über einen Widerstand R4 am ersten Be
triebspotential UB und über einen anderen Widerstand R5
am Kollektor eines neuen npn-Transistors T8, dessen Emit
ter am Bezugspotential (Masse) und dessen Basis über einen
Widerstand R6 mit dem ersten Betriebspotential UB ver
bunden ist. Außerdem liegt die Basis des zuletzt einge
führten npn-Transistors T8 über einen Schalter S⁺ am Be
zugspotential. Durch Schließen und Öffnen dieses Schal
ters S⁺ läßt sich die Ladungspumpe LP einschalten bzw.
ausschalten.
Von Bedeutung ist noch, daß die Kollektoren der bezüg
lich ihrer Emitter-Kollektorstrecken parallelgeschalteten
pnp-Transistoren T3, T4 und damit die Basis des
Transistors T5 mit einem gemeinsamen Anschluß AU verbun
den sind, der zu der in Fig. 5 im Detail dargestellten
multiplizierenden Stromsenke SE führt.
Die in Fig. 5 dargestellte Stromsenke SE wirkt als ein
stellbare multiplizierende Stromsenke, die aus einem
Stromgenerator mit vier gewichteten Stromsenken und einer
Strommultipliziererschaltung besteht. Der Ausgangs
strom IFM dieser multiplizierenden Stromsenke ergibt
sich zu
IFM = Iref · M
wobei M der ganzzahlige Multiplikationsfaktor ist, der
durch die an den digitalen Steuereingängen B0, B1, B2, B3,
in Form entsprechend gestufter Potentiale anhängige Bi
närzahl B3, B2, B1, B0 vorgegeben wird. Bei vier Steuer
eingängen B0 bis B3 gilt dann: 0 M 15. Der zum Strom
IFM komplementäre Ausgangsstrom IAM ergibt sich zu
IAM = Iref ·
wobei aus dem Komplement der Binärzahl B3, . . . B0, die
die Wertigkeit des Multiplikationsfaktors M festlegt,
gebildet wird.
Die Schaltung gemäß Fig. 5 ist mit vier Binärstufen und
demnach mit vier Steuereingängen B0, B1, B2 und B3 aus
gelegt. Jede dieser vier Binärstufen besteht aus einem
Differenzverstärker I bzw. II bzw. III bzw. IV, die je
weils aus zwei emittergekoppelten und einander gleichen
npn-Transistoren t und t* bestehen. Ein aus drei in Serie
liegenden Widerständen r1, r2 und r3 bestehender Span
nungsteiler ist mit dem Widerstand r1 an das erste Be
triebspotential UB und mit dem Widerstand r3 an das Be
zugspotential (Masse) angeschlossen. Der dem Bezugspotential
nähere, also der zwischen den beiden Widerständen
r3 und r2 liegende Abgriff dieses Spannungsteilers
ist mit der Basis jedes der Transistoren t* der vorge
sehenen Verstärker I, II, III, IV in derselben Weise
verbunden. Der dem ersten Betriebspotential UB nähere
Teilerpunkt des Spannungsteilers, also der Abgriff zwi
schen den Widerständen r1 und r2 des Spannungsteilers,
ist dagegen über je einen Widerstand r mit der Basis
des jeweils anderen npn-Transistors t des einzelnen Dif
ferenzverstärkers I bzw. II bzw. III bzw. IV verbunden.
Die Widerstände r haben alle denselben Wert. Schließ
lich weist der Referenztransistor t jedes der vorgesehenen
Differenzverstärker I, II usw. je einen durch die Basis dieses
Transistors t gegebenen Referenzeingang B3 bzw. B2
bzw. B1 bzw. B0 auf. Die Kollektoren der Transistoren t
aller vorgesehenen Binärstufen I, II usw. sind zu einem
Ausgang AU zusammengefaßt, der bereits in Verbindung mit
der in Fig. 4 dargestellten Ladungspumpe - und zwar in
Verbindung mit den bezüglich ihrer Emitter-Kollektorstrecken
einander parallelgeschalteten pnp-Transistoren T3, T4
- erwähnt wurde. Aber auch die Kollektoren der Referenz
transistoren t* dieser Differenzverstärker I, II, . . .
sind zu einem gemeinsamen Anschluß AU⁺ zusammengefaßt, des
sen Bedeutung noch in Verbindung mit Fig. 6 erwähnt werden
wird.
Eine in Stromspiegelform ausgestaltete Konstantstromquelle
M1 bzw. M2 bzw. M3 ist jeder der in der multiplizierenden
Stromsenke gemäß Fig. 5 vorgesehenen Binärstufen B0-B3
zugeordnet. Hierzu hat die der Binärzahl n zugeordnete Bi
närstufe Bn je einen weiteren Transistor Mn+1, bei dem jeweils
m einander gleiche Emitter gemeinsam auf einen Kol
lektor arbeiten. Es gilt die Beziehung m = 2n. Die Emitter
dieser als npn-Transistoren ausgestalteten Stromver
sorgungstransistoren Mn+1 (n = 0, 1, 2, . . .) liegen sämt
lich am Bezugspotential (Masse), während der Kollektor an
die Emitter der den jeweils zugehörigen Differenzverstärker
bildenden npn-Transistoren t und t* angeschlossen sind.
Sämtliche dieser Stromversorgungstransistoren Mn+1 liegen
in derselben Weise gemeinsam an der Basis und am Kollektor
eines gemeinsamen npn-Transistors T und über einen gemein
samen Widerstand r* an einem durch einen Referenzstrom
Iref beaufschlagten Eingang E, über den der Grundstrom,
also der von dem Ein-Emittertransistor M1 gelieferte Strom,
einstellbar ist. Der Emitter des gemeinsamen npn-Transistors
T ist an das Bezugspotential (Masse) geschaltet.
Es empfiehlt sich, wie aus Fig. 6 ersichtlich ist,
die erfindungsgemäße Schaltung mit zwei einander
gleichen Ladungspumpen LP1 und LP2 nach Fig. 4 und zwei
verschiedenen Tiefpässen TP1 und TP2 auszustatten.
Dann wird die eine Ladungspumpe LP2 mit den Kollektoren
der Referenztransistoren t sämtlicher Differenzverstärker
I bis IV und die andere Ladungspumpe LP1 mit den Kollek
toren der Transistoren t* aller dieser Differenzverstärker
I bis IV verbunden. Somit liegen dann die Kollektoren
der Referenztransistoren t sämtlich an den Kollektoren
der beiden parallelgeschalteten pnp-Transistoren T3,
T4 der ersten Ladungspumpe und anderseits die Kollektoren
sämtlicher Transistoren t* gemeinsam an den Kollek
toren der beiden parallelgeschalteten pnp-Transistoren
T3, T4 der zweiten Ladungspumpe.
Der Ausgang A der beiden Ladungspumpen LP1 und LP2 ist
dann an den Signaleingang je eines Tiefpasses TP1 bzw.
TP2 angeschlossen. Beide Tiefpässe (bei denen dann der
Schalter S in Fig. 2 entbehrlich ist) können unterschied
liche Zeitkonstanten aufweisen und arbeiten gemeinsam
auf den Steuereingang des Nachlaufoszillators VCO. Beide
Ladungspumpen LP1 und LP2 sind einander gleich. Der in
Fig. 4 für die An- und Abschaltung der Ladungspumpe LP
zuständige und auf die Basis des npn-Transistors
T8 arbeitende Schalter S⁺ kann im Falle einer Aus
gestaltung gemäß Fig. 6 durch einen Wechselschalter
gegeben sein, der gleichzeitig die eine Ladungspumpe
einschaltet und die andere Ladungspumpe abschaltet und
umgekehrt.
Hinsichtlich der Ausgänge a1 und a2 des Phasendetektors
PD und der in derselben Weise bezeichneten Signaleingänge
der Ladungspumpe LP bzw. LP1 und LP2 ist noch auf folgendes
hinzuweisen: Der Ausgang bzw. Eingang a1 führt immer
nur dann ein Signal, wenn das Istwertsignal IW in
seiner Phasenlage gegenüber dem Sollwertsignal SW nach
eilt. Der Ausgang bzw. Eingang a2 hingegen führt immer
nur dann ein Signal, wenn das Istwertsignal IW in seiner
Phasenlage gegenüber dem Sollwertsignal SW voreilt.
Bei der in Fig. 4 dargestellten und bevorzugt anzuwen
denden Form der erfindungsgemäßen Ladungspumpe wird der
Strom IFM, der bevorzugt von einer einstellbaren, multi
plizierenden Stromsenke gemäß Fig. 5 geliefert wird, über
Stromspiegel in zwei gleichgroße Ströme Io und Iu umge
wandelt. Über ein Schaltnetzwerk, bestehend aus dem
Schottkytransistor ST und der Entkopplungsdiode D2, kann
der Strom Io wahlweise auf den Ausgang A oder auf den
Anschluß für das Bezugspotential, also auf Masse, ge
schaltet werden. Über ein weiteres Schaltnetzwerk, be
stehend aus dem Transistor T9 und der Entkopplungsdiode
D3, wird der Strom Iu wahlweise von dem Ausgang A oder
von dem Transistor T9 geliefert.
Auf den gemeinsamen Ausgang A geschaltet, erzeugen die
Ströme Io und Iu dort die Stromimpulse oder Ladungen
I+ bzw. I-. Das Schaltnetzwerk wird über die Eingänge
a1 (= Up) und a2 (= Down) von einem Phasendiskriminator
gesteuert, der durch den Phasendetektor PD, insbesondere
in der Ausbildung gemäß Fig. 3, gegeben ist.
Durch die Kombination einer Ladungspumpe gemäß Fig. 4 mit
der einstellbaren Stromsenke gemäß Fig. 5 erhält man eine
sowohl in Stufen als auch kontinuierlich einstellbare La
dungspumpe. Erhält die erfindungsgemäße PLL-Schaltung zwei
Ladungspumpen LP1 und LP2, die nicht gleichzeitig aktiv
sein müssen, dann kann, wie anhand von Fig. 6 beschriebenen,
die eine Ladungspumpe aus dem AU-Ausgang und die andere
aus dem AU⁺-Ausgang der Stromsenke SE gespeist werden.
Eine PLL-Schaltung gemäß der Erfindung hat ersichtlich
zahlreiche Anwendungsmöglichkeiten, z. B. auch in der Un
terhaltungselektronik.
Schließlich ist noch zu erwähnen, daß anstelle der npn-
Transistoren in den angegebenen Schaltungen auch pnp-
Transistoren und anstelle der pnp-Transistoren npn-Tran
sistoren unter sinngemäßer Abänderungen der Polarität der
Betriebsspannungen eingesetzt werden können. Auch die An
wendung von MOS-Transistoren ist möglich, wobei z. B. die
npn-Transistoren durch selbstsperrende n-Kanaltransistoren
und die pnp-Transistoren durch selbstsperrende p-Kanal
transistoren ersetzt werden können. Eine Diode erhält
man aus einem selbstsperrenden MOS-FET, indem man z. B. dessen
Gate mit dem Drainanschluß verbindet. Schließlich
sind auch Stromspiegelverstärker in MOS-Technik reali
sierbar.
Jeder der Eingänge B0, B1, B2, . . . der Differenzverstärker
I, II, III, usw. der Stromsenke in Fig. 5 wird ent
weder mit einem Signal "0" oder einem Signal "1" gesteuert,
wodurch der zugehörige Transistor t entweder ge
sperrt oder leitend gemacht ist. Auf diese Weise wird
der digitale Faktor gebildet, mit dem der Wert des Re
ferenzstroms Iref multipliziert wird, um den Wert der
an den Ausgängen AU bzw. AU⁺ erhaltenen Ausgangsströme
IAM und IFM zu erhalten. Die Steuerung der Eingänge
B0, B1, B2 usw. kann gemeinsam im Serien-Parallelbe
trieb durch ein Schieberegister erfolgen, das seiner
seits über einen Mikrocomputer beaufschlagt ist.
Es besteht die Möglichkeit, bei der aus Fig. 6 ersicht
lichen Anordnung zwei Nachlauf-Oszillatoren VCO vorzu
sehen, von denen der eine von dem Tiefpaß TP1 und der
andere von dem Tiefpaß TP2 im Alternativbetrieb gesteuert
wird.
Claims (9)
1. Monolithisch integrierbare PLL-Schaltung mit einem an einen ersten Ein
gang eines Phasendetektors (PD) angeschlossenen und eine Aus
gangsfrequenz (IW) erzeugenden steuerbaren Oszillator (VCO),
einem an einen zweiten Eingang des Phasendetektors (PD) ange
schlossenen und eine Referenzfrequenz (SW) erzeugenden Bezugs
oszillator (BO) sowie eine Regelschaltung (RG), durch die nach
Maßgabe der zwischen der Ausgangsfrequenz (IW) und Referenzfre
quenz (SW) auftretenden Phasenabweichung Stromimpulse aus min
destens einer einstellbaren Stromquelle (SE) erzeugbar und nach Integration
über die Zeit als Steuergröße (SG) dem steuerbaren Oszillator (VCO)
zuführbar sind, dadurch gekennzeichnet,
daß die Stromquelle (SE) Steuereingänge (B0, B1, B2, B3)
aufweist, durch die die Amplitude der Stromimpulse als
ganzzahliges Vielfaches (n) eines kontinuierlich einstellbaren
Grundstromwertes einstellbar ist.
2. Integrierbare PLL-Schaltung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Stromquelle (SE) aufweist:
zwei Gegentaktstromausgänge (AU, AU⁺), n aus je zwei emittergekoppelten npn-Transistoren (t, t*) be stehende Differenzverstärker (I, II, . . .),
daß der Kollektor des einen Transistors (t) jedes dieser Differenzverstärker (I, II, . . .) an den ersten Gegentaktstromausgang (AU) und der Kollek tor des anderen Transistors (t*) an den zweiten Gegentaktstrom ausgang (AU⁺) der Stromquelle (SE) gelegt ist,
daß ein zwischen dem ersten Betriebspotential (UB) und dem Bezugspotential liegen der und aus drei Widerständen (r1, r2, r3) bestehender Spannungs teiler vorgesehen ist,
daß die Basisanschlüsse der gemeinsam an dem ersten Gegentaktstromausgang (AU) liegenden npn-Transistoren (t) der Differenzverstärker (I, II, . . .) über je einen gleichgroßen Widerstand (r) gemeinsam an dem ersten Betriebspotential (UW) näheren Spannungsteilerpunkt und die Basisanschlüsse der gemeinsam an dem zweiten Gegentaktstromausgang (AU*) der Stromquelle (SE) liegen den npn-Transistoren (t*) der Differenzverstärker (I, II, . . .) ge meinsam an dem näher am Bezugspotential liegenden Teilerpunkt des Spannungsteilers (r1, r2, r3) liegen,
daß für die Strom versorgung der Emitteranschlüsse der Differenzverstärker (I, II, . . .) je ein Stromversorgungstransistor (M1, M2, . . .) vorgese hen ist und die diese Stromversorgungstransistoren durchfließenden Ströme digital gestuft sind
und daß außerdem die über je einen Widerstand (r) an den einen Teilerpunkt des Spannungsteilers (r1, r2, r3) gelegten Basisanschlüsse der Gesamtheit der einen Transi storen (t) der Differenzverstärker (I, II, . . .) über je einen Steuereingang (B0, B1, . . .) digital beaufschlagbar sind.
zwei Gegentaktstromausgänge (AU, AU⁺), n aus je zwei emittergekoppelten npn-Transistoren (t, t*) be stehende Differenzverstärker (I, II, . . .),
daß der Kollektor des einen Transistors (t) jedes dieser Differenzverstärker (I, II, . . .) an den ersten Gegentaktstromausgang (AU) und der Kollek tor des anderen Transistors (t*) an den zweiten Gegentaktstrom ausgang (AU⁺) der Stromquelle (SE) gelegt ist,
daß ein zwischen dem ersten Betriebspotential (UB) und dem Bezugspotential liegen der und aus drei Widerständen (r1, r2, r3) bestehender Spannungs teiler vorgesehen ist,
daß die Basisanschlüsse der gemeinsam an dem ersten Gegentaktstromausgang (AU) liegenden npn-Transistoren (t) der Differenzverstärker (I, II, . . .) über je einen gleichgroßen Widerstand (r) gemeinsam an dem ersten Betriebspotential (UW) näheren Spannungsteilerpunkt und die Basisanschlüsse der gemeinsam an dem zweiten Gegentaktstromausgang (AU*) der Stromquelle (SE) liegen den npn-Transistoren (t*) der Differenzverstärker (I, II, . . .) ge meinsam an dem näher am Bezugspotential liegenden Teilerpunkt des Spannungsteilers (r1, r2, r3) liegen,
daß für die Strom versorgung der Emitteranschlüsse der Differenzverstärker (I, II, . . .) je ein Stromversorgungstransistor (M1, M2, . . .) vorgese hen ist und die diese Stromversorgungstransistoren durchfließenden Ströme digital gestuft sind
und daß außerdem die über je einen Widerstand (r) an den einen Teilerpunkt des Spannungsteilers (r1, r2, r3) gelegten Basisanschlüsse der Gesamtheit der einen Transi storen (t) der Differenzverstärker (I, II, . . .) über je einen Steuereingang (B0, B1, . . .) digital beaufschlagbar sind.
3. Integrierbare PLL-Schaltung nach Anspruch 2,
dadurch gekennzeichnet,
daß zum Erzielen einer digitalen Stufung der die Stromversor
gungstransistoren (M1, M2, . . .) durchfließenden Ströme, die bezüglich ihrer
Emitteranschlüsse am Bezugspotential und bezüglich ihrer Kollektoran
schlüsse an den Emitteranschlüssen der beiden Transistoren (t,
t*) des jeweils zugehörigen Differenzverstärkers (I, II, . . .)
liegenden Stromversorgungstransistoren (M1, M2, . . .) derart aus
gebildet sind, daß der zum m-ten (m= 1, 2, . . . n) Differenzver
stärker (I, II, . . .) gehörende Stromversorgungstransistor (Mm) aus
jeweils m npn-Transistoren bestehen, die zueinander parallel ge
schaltet sind und daß die Basisanschlüsse aller dieser Stromver
sorgungstransistoren (Mm) gemeinsam mit dem Kollektor und mit
der Basis eines weiteren npn-Transistors (T) verbunden sind,
dessen Emitter am Bezugspotential liegt und dessen Basis- und
Kollektoranschluß außerdem über einen Widerstand (r*) zu einem
durch einen Referenzstrom (Iref) zu beaufschlagenden Steuerein
gang (E) führt.
4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß als Referenzfrequenz ein quarzgesteuerter
Oszillator (B0) mit einem nachfolgenden Frequenzteiler
(TE1) vorgesehen ist, der den zur Steuerung des Phasen
detektors (PD) vorgesehenen Sollwert (SW) an den einen
Steuereingang des Phasendetektors (PD) gibt, während
der andere Steuereingang des Phasendetektors (PD)
durch den einstellbaren Oszillator (VCO) - insbesondere
über einen weiteren Frequenzteiler (TE2) - beaufschlagt
ist.
5. Schaltung nach Anspruch 2, dadurch gekennzeichnet,
daß der erste Ausgang (a1) des Phasendetektors (PD) an der Basis eines npn-Transistors (T9) liegt, die zugleich über einen Widerstand (R3) durch das erste Versorgungs potential (UB) der Schaltung beaufschlagt ist, daß der Kollektor dieses npn-Transistors (T9) ebenfalls am ersten Versorgungspotential (UB) liegt,
daß sein Emitter mit dem Kollektor eines den Ausgang eines Stromspiegels aus npn-Transistoren (T1, T2) bildenden npn-Transistors (T1) verbunden ist, dessen Emitter am Bezugspotential liegt,
daß der Kollektor des npn-Transistors (T1) mit der Kathode einer zum Signalausgang (A) führenden Diode (D3) verbunden ist,
daß ferner der als Diode geschaltete npn- Transistor (T2) des besagten Stromspiegels (T1, T2) über einen ersten, als Stromquelle dienenden pnp-Transistor (T6) an das erste Versorgungspotential (UB) gelegt und der Signal ausgang (A) mit der Kathode einer zweiten Diode (D2) verbunden ist, deren Anode einerseits vom anderen Ausgang (a2) des Phasendetektors (PD) gesteuert ist, und anderer seits mit dem Kollektor eines - emitterseitig ebenfalls am ersten Versorgungspotential liegenden - weiteren pnp- Transistors verbunden ist, dessen Basis gemeinsam mit der Basis des erstgenannten pnp-Transistors (T6) gesteuert ist.
daß der erste Ausgang (a1) des Phasendetektors (PD) an der Basis eines npn-Transistors (T9) liegt, die zugleich über einen Widerstand (R3) durch das erste Versorgungs potential (UB) der Schaltung beaufschlagt ist, daß der Kollektor dieses npn-Transistors (T9) ebenfalls am ersten Versorgungspotential (UB) liegt,
daß sein Emitter mit dem Kollektor eines den Ausgang eines Stromspiegels aus npn-Transistoren (T1, T2) bildenden npn-Transistors (T1) verbunden ist, dessen Emitter am Bezugspotential liegt,
daß der Kollektor des npn-Transistors (T1) mit der Kathode einer zum Signalausgang (A) führenden Diode (D3) verbunden ist,
daß ferner der als Diode geschaltete npn- Transistor (T2) des besagten Stromspiegels (T1, T2) über einen ersten, als Stromquelle dienenden pnp-Transistor (T6) an das erste Versorgungspotential (UB) gelegt und der Signal ausgang (A) mit der Kathode einer zweiten Diode (D2) verbunden ist, deren Anode einerseits vom anderen Ausgang (a2) des Phasendetektors (PD) gesteuert ist, und anderer seits mit dem Kollektor eines - emitterseitig ebenfalls am ersten Versorgungspotential liegenden - weiteren pnp- Transistors verbunden ist, dessen Basis gemeinsam mit der Basis des erstgenannten pnp-Transistors (T6) gesteuert ist.
6. Schaltung nach Anspruch 5, dadurch gekennzeichnet,
daß zwei weitere pnp-Transistoren (T3, T4) mit ihren Emit tern am ersten Versorgungspotential (UB) liegen und mit ihren Kollektoren einen gemeinsamen Schaltungspunkt (AU) bilden,
daß dabei die Emitter-Basisstrecke eines weiteren pnp-Transistors (T5) zur Überbrückung der Kollektor-Basis strecke des einen der beiden bezüglich ihrer Emitter-Kol lektorstrecken parallelgeschalteten pnp-Transistoren (T4) vorgesehen ist,
daß der Kollektor des zuletzt einge führten pnp-Transistors (T5) am Bezugspotential liegt und die Basis des anderen parallelgeschalteten pnp-Tran sistors (T3) über einen Widerstand (R4) durch das erste Versorgungspotential (UB) beaufschlagt ist und
daß schließlich die Basis des ersten der beiden parallel geschalteten Transistoren (T4, T3), nämlich des pnp-Tran sistors (T4), sowohl mit der Basis des mit seinem Kollektor an der vom zweiten Signalausgang (a2) des Phasendetektors (PD) her gesteuerten Diode (D2) liegenden pnp-Transistors (7) als auch mit der Basis des mit seinem Kollek tor am Kollektor und an der Basis des als Diode geschal teten npn-Transistors (T2) des Stromspiegels liegenden pnp-Transistors (T6) verbunden ist.
daß zwei weitere pnp-Transistoren (T3, T4) mit ihren Emit tern am ersten Versorgungspotential (UB) liegen und mit ihren Kollektoren einen gemeinsamen Schaltungspunkt (AU) bilden,
daß dabei die Emitter-Basisstrecke eines weiteren pnp-Transistors (T5) zur Überbrückung der Kollektor-Basis strecke des einen der beiden bezüglich ihrer Emitter-Kol lektorstrecken parallelgeschalteten pnp-Transistoren (T4) vorgesehen ist,
daß der Kollektor des zuletzt einge führten pnp-Transistors (T5) am Bezugspotential liegt und die Basis des anderen parallelgeschalteten pnp-Tran sistors (T3) über einen Widerstand (R4) durch das erste Versorgungspotential (UB) beaufschlagt ist und
daß schließlich die Basis des ersten der beiden parallel geschalteten Transistoren (T4, T3), nämlich des pnp-Tran sistors (T4), sowohl mit der Basis des mit seinem Kollektor an der vom zweiten Signalausgang (a2) des Phasendetektors (PD) her gesteuerten Diode (D2) liegenden pnp-Transistors (7) als auch mit der Basis des mit seinem Kollek tor am Kollektor und an der Basis des als Diode geschal teten npn-Transistors (T2) des Stromspiegels liegenden pnp-Transistors (T6) verbunden ist.
7. Schaltung nach Anspruch 6, dadurch gekennzeichnet,
daß die über einen Widerstand (R4) am ersten Versorgungs
potential (UB) liegende Basis des pnp-Transistors (T3)
aus der Kombination der beiden bezüglich ihrer Emitter-
Kollektorstrecke parallel geschalteten pnp-Transistoren
(T3, T4) über einen weiteren Widerstand (R5) mit dem
Kollektor eines weiteren npn-Transistors (T8) verbunden
ist, dessen Emitter am Bezugspotential liegt und dessen
Basis einerseits über einen Widerstand (R6) mit dem er
sten Versorgungspotential (UB) und andererseits über einen Schalter
(S⁺) mit dem Bezugspotential verbunden ist.
8. Schaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet,
daß der zweite Ausgang (a2) des Phasendetektors (PD) über einen Widerstand (R1) am ersten Versorgungspotential (UB) liegt und außerdem mit der Anode einer Diode (D1) verbunden ist,
daß die Kathode dieser Diode an die über einen Widerstand (R2) mit dem Bezugspotential verbundene Basis eines als Schottky transistor ausgebildeten Transistors (ST) mit n-leitendem Emitter und p-leitender Basis gelegt ist,
daß schließlich der Emitter dieses Transistors (ST) am Be zugspotential liegt und
daß sein Kollektor unmittelbar mit der Anode der kathodenseitig am Signalausgang (A) der La dungspumpe (LP) liegenden Diode (D2) verbunden ist.
daß der zweite Ausgang (a2) des Phasendetektors (PD) über einen Widerstand (R1) am ersten Versorgungspotential (UB) liegt und außerdem mit der Anode einer Diode (D1) verbunden ist,
daß die Kathode dieser Diode an die über einen Widerstand (R2) mit dem Bezugspotential verbundene Basis eines als Schottky transistor ausgebildeten Transistors (ST) mit n-leitendem Emitter und p-leitender Basis gelegt ist,
daß schließlich der Emitter dieses Transistors (ST) am Be zugspotential liegt und
daß sein Kollektor unmittelbar mit der Anode der kathodenseitig am Signalausgang (A) der La dungspumpe (LP) liegenden Diode (D2) verbunden ist.
9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch
gekennzeichnet, daß zwei durch eine multiplizierende
Stromsenke (SE) gemeinsam gesteuerte Ladungspumpen
(LP1, LP2) vorgesehen sind, die über je einen Tief
paß (TP1, TP2) zur Frequenz
steuerung eines oder zweier einstellbaren Oszillatoren
vorgesehen sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813120930 DE3120930A1 (de) | 1981-05-26 | 1981-05-26 | Integrierbare nachlauf-synchronisationsschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813120930 DE3120930A1 (de) | 1981-05-26 | 1981-05-26 | Integrierbare nachlauf-synchronisationsschaltung |
Publications (2)
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---|---|
DE3120930A1 DE3120930A1 (de) | 1982-12-16 |
DE3120930C2 true DE3120930C2 (de) | 1991-04-25 |
Family
ID=6133258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813120930 Granted DE3120930A1 (de) | 1981-05-26 | 1981-05-26 | Integrierbare nachlauf-synchronisationsschaltung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3120930A1 (de) |
Families Citing this family (3)
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---|---|---|---|---|
US4758801A (en) * | 1985-07-11 | 1988-07-19 | Siemens Aktiengesellschaft | Dynamic control system with switchable filter-function groups |
DE3715929A1 (de) * | 1987-05-13 | 1988-11-24 | Thomson Brandt Gmbh | Schaltungsanordnung zur automatischen umschaltung der regelgeschwindigkeit eines phasenregelkreises |
EP0349966A3 (de) * | 1988-07-08 | 1990-03-21 | Siemens Aktiengesellschaft | Verfahren zur Synchronisation eines Taktgenerators, insbesondere Taktgenerators einer digitalen Fernmeldevermittlungsstelle |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2706224C2 (de) * | 1977-02-14 | 1985-01-10 | Rohde & Schwarz GmbH & Co KG, 8000 München | Digital einstellbarer Frequenzgenerator |
DE2803400C2 (de) * | 1978-01-26 | 1980-03-06 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltung zur Frequenzvariation eines spannungsgesteuerten Oszillators |
-
1981
- 1981-05-26 DE DE19813120930 patent/DE3120930A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE3120930A1 (de) | 1982-12-16 |
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D2 | Grant after examination | ||
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