DE3011554C2

DE3011554C2 - Verfahren zum Wortsynchronisieren eines Vierphasenempfängers und Wortsynchronisieranordnung zum Durchführen des Verfahrens

Info

Publication number: DE3011554C2
Application number: DE3011554A
Authority: DE
Inventors: Marino Giuseppe Eindhoven Carasso; Rudolf Alexander Van Doorn; Frank De Jager; Johannes Jacobus Verboom
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1979-03-26
Filing date: 1980-03-26
Publication date: 1985-12-05
Also published as: NO800838L; ZA801058B; US4276650A; ES489851A1; DK124280A; GB2047052B; SE8002227L; IT1149294B; JPS55130261A; FR2452830A1; ATA162580A; JPS6236420B2; FR2452830B1; NL7902340A; AU5671880A; IT8020848A0; GB2047052A; BE882400A; DE3011554A1; CA1154514A

Description

Die Erfindung bezieht sich auf ein Verfahren zur Wortsynchronisation nach dem Oberbegriff des Patentanspruches 1 sowie auf eine Wortsynchronisieranordnung zum Durchführen dieses Verfahrens.

Die Vierphasencodierung ist aus dem Zeitschriftenartikel von U. Appel und K. Tröndle: »Zusammenstellung und Gruppierung verschiedener Codes für die Übertragung digitaler Signale«, erschienen in Nachrichtentechnische Zeitschrift, Heft 1,1970, Seiten 11 -16, insbesondere Fig. 7, bekannt Ein vierphasencodiertes Signal wird dadurch erhalten, daß ein nichtcodiertes binäres Datensignal in Gruppen zu zwei Bits, als Dibits bezeichnet, aufgeteilt wird. In das erste bzw. zweite halbe Bitintervall des kodierten Wortes wird das erste bzw. zweite Bit des Dibits gesetzt und in das dritte bzw. vierte halbe Bitintervall des codierten Wortes der invertierte Wert des ersten bzw. zweiten Bits des Dibits. Die Codierung verdankt ihren Namen »Vierphasen« der Eigenschaft daß sich vier Basissignale erkennen lassen, und zwar 0011,1001,0110 und 1100 (den Dibits 00,10,01 bzw. 11 zugeordnet).

Aufgabe der Erfindung ist es, ein Verfahren der eingangs genannten Art anzugeben, mit dem auf einfache Weise eine zuverlässige Wortsynchronisation ermöglicht wird.

Diese Aufgabe wird erfindungsgemäß durch, die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Verfahrensmerkmale gelöst

Dem erfindungsgemäßen Verfahren liegt die nachfolgende Erkenntnis zugrunde. Das Signal, das in dem dritten bzw. vierten halben Bitintervall übertragen wurde, hat einen Wert, der dem Signal in dem ersten bzw. zweiten halben Bitintervall entgegengesetzt ist. Wenn das zweiwertige Signal als Signal mit einer positiven und einer negativen Polarität dargestellt und der erste Vergleichswert durch Addition des Signalabtascwertes in dem dritten halben Bitintervall zu dem Signalabtastwert in den ersten halben Bitintervall erhalten wird, ergibt bei einwandfreier Synchronisation der erste Vergleichswert einen Wert Null. Auf gleiche Weise ergibt der zweite Vergleichswert bei einwandfreier Synchronisation einen Wert Null. Es ist jedoch auch möglich, daß, obschon die Wortsynchronisation einwandfrei ist die Vergleichswerte nicht Null ergeben, und zwar dadurch, daß infolge von Übertragungsfehlern, Rauschen usw. irrtümlicherweise einer der Abtastwerte nie In einwandfrei detektiert wurde. Wenn die Wortsynchronisation nicht einwandfrei ist treten auch zwei Fälle auf: in einem ersten Fall ergeben einer oder die !neiden Vergleichsweise einen Wert ungleich Null, wodurch mangelnde Wortsynchronisation ermittelt ist. In einem zweiten Fall ergeben die beiden Vergleichswerte einen Wert Null, und zwar dadurch, daß die Information, die in dem Signal kodiert ist, in Kombination mit der nicht-einwandfreien Wortsynchronisation eines der vier Vierphasencodeworte ergibt Die Vierphasencodeworte werden durch vier der sechszehn Codeworte, die mit vier Bits möglich sind, gebildet In dem ersten Fall wird auf diese Weise ein (aus möglicherweise 12) nicht zu den Vierphasencodeworten gehörendes Wort detektiert und in dem zweiten Fall wird ein anderes als das einwandfreie Vierphasencodewort detektiert Die Wahrscheinlichkeit, daß der zweite Fall auftritt ist wesentlich kleiner, als daß der erste Fall auftritt: dadurch, daß einige Male hintereinander Vergleichswerte ermittelt werden, kann mit großer Zuverlässigkeit eine nicht einwandfreie Synchronisation ermittelt werden.

Eine Wortsynchronisieranordnung zur Durchführung des erfindungsgemäßen Verfahrens ist durch den Patentanspruch 2 gekennzeichnet Dadurch wird die Wortsynchronisation mit einfachen Mitteln hergestellt

Beispielsweise durch Rauschen kann es passieren, daß das empfangene Datensignal nicht einwandfrei detektiert wird. So wird dann beispielsweise statt einer negativen Polarität eine positive Polarität ermittelt Die Folge davon ist daß die Bitsynchronisieranordnung mangelnde Synchronisation detektiert obschon die Synchronisation einwandfrei ist Eine erste Ausgestaltung der Wortsynchronisieranordnung, die in solchen Fällen eine falsche Neusynchronisierung vermeidet ist im Patentanspruch 3 gekennzeichnet Ein Vorteil dieser Ausführungsform ist daß die Anzahl einer Reihe zugeordneter Worte(n) und der Schwellenwert der Schwellenanordnung an den Störpegel des empfangenen Datensignals leicht angepaßt werden können, so daß eine optimale Ermittlung der Synchronisation gewährleistet ist.

Es ist nicht ausgeschlossen, daß in der obenstehenden Ausführungsform dreimal ein Synchronzyklus durchlaufen werden muß, bevor die einwandfreie Synchronisation erreicht ist. In einem derartigen Fall weicht die Ist-Wortsynchronisation um drei halbe Bitintervalle von der einwandfreien Synchronisation ab. Eine zweite Ausgestaltung der Wortsynchronisieranordnung, die diesen Nachteil vermeidet, ist im Patentanspruch 4 gekennzeichnet

Es passiert, daß die Information, die vierphasencodiert ist, in Form von Datenblöcken angeboten wird. Die Datenblöcke folgen einem Synchronisiersignal, um zu gewährleisten, daß der Empfänger am Anfang des Datenblocks einwandfrei synchronisiert ist. Das Synchronisiersignal ist empfangsseitig bekannt und kann daher dazu benutzt werden, zu ermitteln, ob die Wortsynchronisation des Empfängers einwandfrei ist und, sollte dies nicht der Fall sein, auf welche Weise diese Synchronisation korrigiert werden soll. Beim Fehlen von Störsignalen ist im Grunde eine einmalige Ermittlung des ersten und zweiten Vergleichswertes dafür ausreichend. Eine dritte Ausgestaltung der Wortsynchronisieranordnung, die dies durchführt, ist durch den Patentanspruch 6 gekennzeichnet.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt
F i g. 1 die vier Basissignalformen eines Vierphasencodes,

F i g. 2 einen Decoder eines Vierphasenempfängers,
Fig.3 eine erste Ausführungsform einer Wortsynchronisieranordnung nach der Erfindung,
F^; ς. 4 eine zweite Ausführungsform einer Wortsynchronisieranordnung nach der Erfindung,

F i g. 5 eine dritte Ausführungsform einer Wortsynchronisieranordnung nach der Erfindung,

F i g. 6a eine vierte Ausführungsform einer Wortsyn-

chronisieranordnung nach der Erfindung,

Fig.6b eine Signalform, die bei der Taktimpulssynchronisierungsanordnung nach F i g. 6a auftritt.

Bei Datenübertragungssystemen wird sendeseitig die digitale Information meistens in Signale umgewandelt, die sich besser dazu eignen, über den Übertragungskanal ausgesendet zu werden. Die Umwandlung kann durch Modulation, Kodierung oder Filterung oder aber durch Kombination dieser Methoden erfolgen. Der Empfänger führt eine inverse Umwandlung durch, wodurch die Information in die ursprüngliche Form rückgewandelt wird.

Eine binäre Kodierung, die sich dazu besonders eignet, ist die Vierphasenkodierung (Fig. 1). Die Koderegeln für Vierphasenkodierung sind die folgenden. Die Datenbits der binären Information in der ursprünglichen Form werden in zwei-Bit-Worte, als Dibits bezeichnet, aufgeteilt. Ein vierphasenkodiertes Wort besteht aus zwei gleichlangen Bitintervallen, die je in halbe Bitintervalle aufgeteilt sind. In dem ersten und zweiten halben Bitintervall 1 bzw. 2 des kodierten Wortes wird das Dibit ausgesendet. In dem dritten und vierten halben Bitintervall 3 bzw. 4 des kodieren Wortes wird der inverse Wert des Dibits ausgesendet. In Fig. 1 sind die vier möglichen Basissignale eines Vierphasensignals dargestellt, wo beispielsweise eine logische »1« durch einen positiven Signalpegel und eine logische »0« durch einen negativen Signalpegel dargestellt wird. So ergibt das Dibit 00 vierphasenkodiert 0011 (F i g. la), 01 ergibt 0110 (Fig. Ib), 10 ergibt 1001 (Fig. Ic) und 11 ergibt 1100 (Fig. Id). Die Kodierung verdankt ihren Namen der Eigenschaft, daß sich in einem vierphasenkodierten Signal vier Basissignalformen erkennen lassen (in dem Artikel von U. Appel und K. Tröndle: »Zusammenstellung und Gruppierung verschiedener Codes für die Übertragung digitaler Signale«, Nachrichtentechnische Zeitschrift, Heft 1, 1970, Seiten 11-16, wird diese Kodierung als binärer Blockkode bezeichnet). Die Vierphasenkodeworte 0011, 0110, 1001 und 1100 bilden nur vier der sechzehn möglichen Kodeworte, die mit vier Bits möglich sind. Die Vierphasenkodierung weist daher eine hohe Redundanz auf. Diese hohe Redundanz wird bei der Wortsynchronisation auf vorteilhafte Weise benutzt.

Es ist übrigens auch möglich, in dem ersten und zweiten halben Bitinterval! des kodierten Wortes den inversen Wert des Dibits zu senden. In dem dritten und vierten halben Bitintervall wird dann das Dibit gesendet. In diesem Fall liefert das Dibit OO vierphasenkodiert 1100, 01 liefert 1001, 10 liefert 0110 und 11 liefert 0011. Die Vierphasenkodeworte weichen nicht von den Kodeworien ab, die in dem vorhergehenden Fall erhalten wurden. In der weiteren Beschreibung wird von der erstgenannten Beziehung zwischen den Vierphasenkodeworten und den Datenbits der binären Information ausgegangen.

F i g. 2 zeigt eine Ausführungsform eines Vierphasenempfängers. Ein vierphasenkodiertes Signal wird einem Eingangsanschluß 5 des Vierphasenempfängers zugeführt Der Eingangsanschluß 5 ist mit einem invertierenden Eingang einer ersten Vergleichsanordnung 6, einer zweiten Vergleichsanordnung 7 und mit einem Eingang einer Verzögerungsanordnung 8 verbunden. Die Verzögerungsanordung enthält eine erste Abtast- und Halteschaltung mit einem ersten einpoligen Schalter 9 und einem ersten Kondensator 10 und eine zweite Abtast- und Halteschaltung mit einem zweiten einpoligen Schalter 11 und einem zweiten Kondensator 12. Ein Steuereingang des ersten und des zweiten Schalters 9 bzw. 11 ist mit einer Wortsynchronisation 13 (in F i g. 2 durch eine gestrichelte Linie auf schematische Weise dargestellt) gekoppelt. Die noch näher zu beschreibende Wortsynchronisation 13 ist mit der Eingangsklemme 5 verbunden zum Rückgewinnen von bit- und wortsynchronen Taktimpulssignalen aus dem Empfangssignal. Dem Steuereingang des Schalters 9 wird zu Zeitpunkt ρ 1 (nach F i g. 1) ein Abtastimpuls zugeführt, der diesen

ίο Schalter 9 kurze Zeit (kürzer als 7/2) schließt, wodurch der Kondensator 10 eine Ladung erhält, die für den Wert des Signals an der Eingangsklemme zu dem Zeitpunkt ρ 1 ein Maß ist. Auf gleicher Weise wird dem Steuereingang des Schalters 11 der zweiten Abtast- und Halteschaltung zu dem Zeitpunkt ρ2 (Fig. 1) ein Abtastimpuls zugeführt zum Schließen des Schalters 11, wodurch der Kondensator 10 eine Ladung erhält, die für den Wert des Signals an der Eingangsklemme zu dem Zeitpunkt ρ 2 ein Maß ist. Die Vergleichsanordnung 6 bzw. 7 ermittelt ein Differenzsignal zwischen dem Signal an der Eingangsklemme 5 und der Spannung, die der Kondensator 10 bzw. 12 erhalten hat, und dieses Differenzsignal wird einem Pol eines einpoligen Schalters 14 bzw. 15 zugeführt, der mit dem Ausgang der Vergleichsanordnung 6 bzw. 7 verbunden ist. Ein Steuereingang des Schalters 14 und 15 ist mit der Wortsynchronisation 13, wie in F i g. 2 durch eine gestrichelte Linie auf schematische Weise dargestellt, verbunden. Das obenstehend erläuterte Verfahren läßt sich wie folgt zusammenfassen: das Signal wird mit einer verzögerten Form dieses Signals korreliert, ohne daß Intersymbolinterferenz auftritt. Durch diesen Vorgang entsteht eine »matched filter«-Wirkung, die u. a. bewirkt, daß eine optimale Unterdrückung der Störkomponenten gegenüber der Information erhalten wird.

Ein vierphasenkodiertes Wort enthält die ursprüngliche (nicht kodierte) Information in dem ersten und dem zweiten halben Bitintervall und die ursprüngliche (nicht kodierte) Information in inversem Sinne in dem dritten und vierten halben Bitintervall. Dadurch, daß das vierphasenkodierte Signal zu den Zeitpunkten ρ 1 und q 1 bzw. ρ 2 und q 2 ermittelt wird, wird daher korrelierte Information zusammengefügt. Diese zusammengefügte Information soll daraufhin zu einem geeigneten Zeitpunkt detektiert werden. Dazu wird dem Steuereingang des Schalters 14 zu dem Zeitpunkt q 1 (F i g. 1) ein Abtastimpuls zugeführt, der diesen Schalter 14 kurze Zeit (kürzer als 7/2) zuschließt, wodurch ein Differenzsignal an dem Ausgang der Vergleichsanordnung 6 zu dem Zeitpunkt q 1 dem Eingang einer kombinierten Anordnung 6 zugeführt wird. Auf gleiche Weise wird dem Steuereingang des Schalters 15 zu dem Zeitpunkt σ 2 (F i g. 1) ein Abtastimpuls zugeführt, der diesen Schalter 15 kurze Zeit schließt, wodurch das Differenzsignal am Ausgang der Vergleichsanordnung 7 zum Zeitpunkt q 2 über ein Verzögerungsglied 17 der Kombinieranordnung 16 zugeführt wird. Dieses Wort eines vierphasenkodierten Signals

I Wortwiederholungsfrequenz

2V)

wird daher zu vier vorbestimmten Zeitpunkten abgetastet Ein Vorteil dieser Detektion ist, daß das Ausgangssignal des Empfängers vergrößert wird (um 3 dB), wodurch ein zuverlässigerer Empfänger verwirklicht wird. Außerdem ist der Empfänger dadurch vor Schwankungen des Gleichstrompegels des empfangenen Signals

besser geschützt. Auch Störsignale mit einer Frequenz entsprechend oder fast entsprechend der Frequenz (MT) werden durch diese verdoppelte Detektion besser unterdrückt.

Die Abtastzeitpunkte q 1 und q 2 weichen um ein halber Bitintervall (772) voneinander ab. Um die Informationsbits zu äquidistanten Zeitpunkten zu erhalten, wird das vom Schalter 15 zu dem Zeitpunkt q2 abgetastete Differenzsignal des Differenzverstärkers 7 um eine Zeit entsprechend einem halben Bitintervall (T/2) verzögert. Durch die Kombinieranordnung 16 wird die zu dem Zeitpunkt q 1 durchgeführte Abtastung mit der zu dem Zeitpunkt q 2 durchgeführten um 772 verzögerten Abtastung zum Abgeben des dekodierten ursprünglichen Datensignals an einer Ausgangsklemme 18 verschachtelt. Statt der beschriebenen mechanischen ironische Schalter. So sind die Schalter 9 und 11 beispielsweise durch IGFET-Transistoren (BSV 81) und die Schalter 14 und 15 durch eine integrierte Triggerschaltung (SN 7474) verwirklicht worden.

In der obenstehend beschriebenen Ausführungsform wird einmal je halbes Bitintervall der Wert des vierphasenkodierten Datensignals ermittelt. Wenn das Datensignal sehr starke Störkomponenten aufweist, beispielsweise dadurch, daß die Bandbreite des Übertragungskanals gegenüber der Bandbreite des Vierphasensignals breit ist, kann durch Filterung des Datensignals, bevor dies dem Empfänger zugeführt wird, oder durch Integration des Datensignals über ein halbes Bitintervall die Zuverlässigkeit der Detektion erhöht werden.

Ein derartiger Empfänger eignet sich insbesondere zum Gebrauch auf dem Gebiet der Datenübertragung über Aderpaaru und auf dem Gebiete der magnetischen Aufzeichnung. Der Empfänger bietet eine Anzahl Vorteile. Ein Vorteil ist, daß der Empfänger nur ein geringes Frequenzband aufzuweisen braucht. So ist im Vergleich zu einer Kodierung, die oft bei magnetischer Aufzeichnung benutzt wird — Zweiphasenkodierung — nur etwa das halbe Frequenzband erforderlich. Im Gegensatz zu einer Kodierung, die als »Miller-Kodierung« bekannt ist, schafft Vierphasenkodierung ein Signal, das keine Gleichstromkomponente aufweist. Das bedeutet, daß Wiederherstellung des Gleichstromes in einem Vierphasenempfänger unterbleibt. Weiterhin weist eine Vierphasensignal eine ausreichende Anzahl Nulldurchgänge auf (im Schnitt einen je Bitintervall), wodurch in einem Vierphasenempfänger auf einfache Weise die Taktimpulsfrequenz regeneriert werden kann. Ein Vorteil, den die Vierphasenkodierung mit allen zweiwertigen Kodierungen gemein hat, ist, daß bei Anwendung dieser Kodierung auf dem Gebiet der magnetischen Aufzeichnung das hinschreiben bis in die magnetische Sättigung möglich ist. Information, die sich in dem Magnetträger befindet, wird überschrieben, wodurch vorhergehendes Löschen überflüssig ist Ein weiterer Vorteil ist, daß das Leistungsspektrum eines vierphasenkodierten Signals einen Nullpunkt bei der Bitfrequenz (1/77 aufweist, wodurch die Möglichkeit geboten wird, dort eine Pilotfrequenz zu legen. Das Spektrum eines zweiphasenkodierten Signals weist zwar auch einen Nullpunkt auf, aber dieser tritt bei einer vorgegebenen Bandbreite erst bei einer Frequenz der doppelten Bitfrequenzen auf (2/7?. In vielen Fällen wird daher die Grenzfrequenz des Zweiphasensystems dem Gebrauch dieses Nullpunktes im Wege stehen.

Eine erste Ausführungsform einer Wortsynchrorusieranordnung zum Gebrauch in einem Vierphasenempfänger, beispielsweise einem Vierphasenempfänger nach F i g. 2, ist in F i g. 3 dargestellt. Darin wird in einer Taktimpulssynchronisieranordnung eine Frequenz entsprechend der doppelten Bitfrequenz (2IT) aus dem empfangenen Signal erhalten. Denn ein vierphasenkodiertes Datensignal enthält vier Halbbit-Intervalle, die mit einem Zeitintervall entsprechend T/2, 2 T/2, 3 T/2 oder 4 T/2 aufeinanderfolgen. Dadurch, daß die Frequenz 2IT daraus selektiert wird, entspricht die Periodenzeit dieser Frequenz dem Zeitintervall zwischen zwei aufeinanderfolgenden Abtastungen in dem Empfänger (T/2). Abtastungen einer bestimmten Art, beispielsweise die ρ 1-Abtastungen, treten nur einmal je Wort auf, deswegen mit einer viermal niedrigeren Frequenz. Diese Frequenz läßt sich durch Teilung aus der

Frequenz 2/rermitteln. Dies wird dadurch bewirkt, daß das an der Eingangsklemme 5 erhaltene Vierphasensignal einer Begrenzeranordnung 19 zugeführt wird, an die ein differenzierendes Netzwerk 20 und ein Register 21 angeschlossen ist. Das differenzierende Netzwerk 20 erzeugt einen Impuls bei jedem Signalübergang. Diese Impulse werden einem Zweiphasengleichrichter 23 zugeführt, um einer phasenverriegelten Schleife 23 eine »random«-Impulsfolge mit einer (mittleren) Taktimpulsfrequenz entsprechend 2/7"zuzuführen. Die phasen-

verriegelte Schleife (PLL) enthält nacheinander einen Phasendetektor 24, ein Schleifenfilter 25 und einen spannungsgesteuerten Oszillator 26. Der Ausgang des spannungsgesteuerten Oszillators 26 ist mit einem Steuereingang des Phasendetektors 24 verbunden. Das Schleifenfilter 25 liefert dem spannungsgesteuerten Oszillator 26 eine Spannung, die dem Phasenunterschied zwischen dem Eingangssignal des Phasendetektors und dem Steuersignal des Phasendetektors proportional ist, wodurch die phasenverriegelte Schleife 23 auf bekannte Weise auf die Frequenz 2/Tverriegelt. Diese Frequenz, die Taktimpulsfrequenz, ist an einem Ausgang 27 der PLL verfügbar. Ober ein Gatter 28 wird die Taktimpulsfrequenz 2/Γ einem Teiler mit einer Teilungszahl 4 zugeführt. An den Ausgängen des Teilers 29 sind dann

Abtastsignale für den Schalter 9,11, 14 und 15 verfügbar, die je eine Frequenz entsprechend -^ψ aufweisen (die halbe Bitfrequenz) und eine Phase entsprechend 0°, 90°, 180° bzw. 270°. Der Teiler 29 erzeugt eine Phasenungewißheit, wodurch abhängig von der Phase, in der dieser Teiler startet, die Phase der Abtastsignale um 0°, 90°, 180° bzw. 270° von den gewünschten Werten abweichen. Außerdem ist Synchronisation des Empfängers am Anfang des Empfangs nicht bekannt bzw. wird die

Synchronisation des Empfängers durch Störungen in dem empfangenen Signal gestört Um diese Ungewißheiten auszuschließen, ist mit der Taktimpulssynchronanordnung eine Wortsynchronanordnung verbunden. Diese Wortsynchronanordnung enthält das Register 21 und eine Vergleichsanordnung 30. Zu den Abtastzeitpunkten ρ 1, ρ 2, q 1 und q 2 wird das von dem Begrenzer 19 begrenzte Signal abgetastet, und die Abtastwerte UpI, Up 2, Uq \ und Uq 2, die also die Polarität des empfangenen vierphasenkodierten Signals zu den Zeit-

punkten ρ 1, ρ 2, q 1 und q 2 darstellen, werden in dem Register 21 gespeichert Nach dem Zeitpunkt q 2 werden die Abtastwerte der Vergleichsanordnung 30 zugeführt, wo die logische Funktion

E = (Up 1 Θ Uq 1) · (Up2 Θ Uq2)

durchgeführt wird; (Θ) entspricht der Modulo-2-Addierung).

Es lassen sich vier Möglichkeiten unterscheiden

1. £=0. Modulo-2-Addition eines Signalwertes mit dem korrelierten Signalwert in dem obenstehend angegebenen Sinne ergibt 0, wenn die Wortsynchronisation einwandfrei ist.

2. E = 0. Molulo-2-Addition eines Signalwertes zu einem anderen Signalwert ergibt zufälligerweise (abhängig von der kodierten Information) E=O, während die Synchronisation nicht einwandfrei ist. Wenn das kodierte Vierphasensignal aus einer ausreichenden langen Reihe derartiger Worte bestehen würde, läßt sich Synchronisation überhaupt nicht erreichen. Durch bekannte Techniken (beispielsweise »scrambling«) läßt sich dies verhindern.

3. E= I.Obschondie Wortsynchronisation einwandfrei ist, ist durch einen Übertragungsfehler, eine Störung usw. eine Polarität eines Signalwertes nicht einwandfrei festgestellt.

4. E= 1. Wortsynchronisation ist nicht einwandfrei.

Um diese Fälle unterscheiden zu können, wird der Ausgang der Vergleichsanordnung 30 an einen Speicher 31 angeschlossen, der einen Teil von Entscheidur.gsmitteln 33 bildet. Dadurch, daß der Speicher 31 aufeinanderfolgende Worte von E (E\, E₂ ... E_m) addiert und dieser Wert

einer Schwellenschaltung 32 zugeführt wird, die mit einer einstellbaren Schwelle versehen ist. Der Schwellenwert dieser Schwelle wird derart hoch gewählt, daß bei einwandfreier Synchronisation bei der dann herrschenden Übertragungsqualität (Rauschen, Übersprechen), der Schwellenwert nicht überschritten wird. Es wurde festgestellt, daß ein Schwellenwert von 0,4 m sich in der Praxis bewährt hat Überschreitet das der Schwellenanordnung 32 angebotene Signal den Schwellenwert, so wird einem Steuereingang des Tores 28 ein Signal zugeführt, wodurch das von der phasenverriegelten Schleife herrührende Signal einmalig um die halbe Periode (T/2) unterdrückt wird und die Phase jedes der Ausgangssignale des Teiles 29 um 90° verschoben wird. Durch Überschreiten des Schwellenwertes wird zugleich ein Signal erzeugt, mit dem der Speicher 31 auf 0 rückgestellt wird. Der Speicher 31 ist als Modulo-m-Zähler ausgebildet, so daß dieser nach m aufeinanderfolgenden Werten von £ rückgestellt wird. In dem Fall, wo es keine Phasenverschiebung von 270° gibt zwischen der Phase jedes der wirklichen Abtastimpulsen, die von dem Teiler 29 geliefert werden, und dem gewünschten Wert, ist im allgemeinen nach drei Reihen von Worten die Ist-Synchronisation gleich der Soll-Synchronisation. In der Praxis hat es sich herausgestellt, daß m - 16 ein günstiger Wert ist Ein Vorteil dieser Wortsynchronisieranordnung ist, daß auf zuverlässiger Weise zwischen Übertragungsfehlern infolge von beispielsweise Rauschen und nicht einwandfreier Synchronisation ein Unterschied gemacht wird. Ein weiterer Vorteil ist, daß, wenn sich durch Rauschen oder Störung die statistischen Eigenschaften des empfangenen vierphasenkodierten Signals ändern (Fehlermöglichkeit kleiner oder größer), die Wortsynchronisieranordnung durch eine entsprechend andere Einstellung der Schwellenwerte und die Länge der Reihe m auf einfache Weise angepaßt wird.

Die Abtastwerte, die zwecks Demodulation des vierphasenkodierten Signals in einem Empfänger erzeugt sind, sind auf eine andere Art und Weise erhalten als die Abtastwerte für die Wortsynchronisation. Daher ist es denkbar, daß, obschon durch die Wortsynchronanordnung irrtümlicherweise Synchronisationsmangel festgestellt wird, das von dem Empfänger demodulierte Signal einwandfrei ist. Dadurch, daß dies nur vereinzelt auttritt, wird die Wortsynchronanordnung von der Schwellen-Schaltung 32 davor geschützt.

Wie bereists erwähnt weist die erste Ausführungsform einer Taktimpulssynchronanordnung den Nachteil auf, daß im ungünstigsten Fall erst nach drei Zyklen die Wortsynchronisation den einwandfreien Wert aufweist.

Eine Taktimpulssynchronanordnung, die diesen Nachteil nicht aufweist, ist in F i g. 4 dargestellt. Außerdem ist ein anderer Empfänger dargestellt Darin wird das vierphasencodierte Signal an der Eingangsklemme 5 unmittelbar und über eine Verzögerungsanordnung 8 einem Differenzverstärker 34 zugeführt Die Verzögerungszeit der Verzögerungsanordnung 8 entspricht einem Bitintervall (T). Das Ausgangssignal des Differenzverstärkers 34 wird einem Integrator 36 zugeführt, der am Anfang jedes halben Bitintervalls durch ein entsprechendes Signal der Wortsynchronanordnung auf Null gesetzt wird, und er liefert ein Signal, das über einen Begrenzer 37 dem Pol des Wechselschalters 35 zii^c führt ist. Das Ausgangssignal des Begrenzers 37 wird auf die bei F i g. 2 beschriebene Art und Weise in das ursprüngliche nicht-codierte Signal umgewandelt

Die Bitsynchronanordnung enthält nacheinander das differenzierende Netzwerk 20, den Zweiweggleichrichter 22, die phasenverriegelte Schleife 23 und einen Teiler 44 und arbeitet auf die Art und Weise, wie in F i g. 3 beschrieben worden ist Die Wortsynchronisieranordnung enthält eine Vergleichsanordnung 30, deren Ausgang an die Entscheidungsmittel 33 und deren Eingang an den Ausgang des Integrators 36 angeschlossen ist. Ein Vorteil dabei ist daß an diesem Ausgang der integrierte Unterschied zwischen dem Datensignal und dem um ein Bitintervall Γ verzögerten Datensignal verfügbar ist so daß ein Speicher für die Wortsynchronanordnung überflüssig ist (Die Funktion des Registers 21 in F i g. 3 wird in der betreffenden zweiten Ausführungsform durch die Verzögerungsanordnung 8 durchgeführt). Die Vergleichsanordnung 30 enthält einen Spilzenwertdetektor 38, der mit einem Eingang an den Ausgang des Integrators 36 angeschlossen ist. Der Spitzenwertdetektor ermittelt auf bekannte Weise den augenblicklichen Spitzenwert des Eingangssignals. Der Ausgang des Spitzenwertdetektors 38 ist mit dem Eingang der Fenstervergleichsanordnung 39 verbunden. Ein Steuereingang der Fenstervergleichsanordnung 39 ist mit dem Ausgang des Integrators 36 verbunden. Die Fenstervergleichsanordnung ermittelt, ob das Eingangssignal sich innerhalb eines von dem Steuersignal abgeleiteten minimalen und maximalen Wertes befindet, und liefert, falls dies nicht der Fall ist am Ausgang einen Impuls. Eine derartige Fenstervergleichsanordnung ist bekannt aus: »Operational amplifiers, Design and Application«, von Tobey, Craeme und Huelsman, herausgegeben von McGraw Hill, New York, insbesondere Seite 365. Der Ausgang der Fenstervergleichsanordnung 39 ist mit dem Eingang der Entscheidungsmittel 33 verbunden. Die Entscheidungsmittel 33 enthalten eine Reihenschaltung aus einem ersten UND-Tor 40-1 und einen ersten Zähler 40 und eine Reihenschaltung aus einem zweiten UND-Tor 41-1 und einem zweiten Zähler 41.

Ein erster Eingang der beiden UND-Tore ist an den Eingang der Entscheidungsmittel 33 angeschlossen. Ein zweiter Eingang des ersten UND-Tores 40-1 ist mit dem Teiler 44 verbunden, um zum Zeitpunkt q 1 den zweiten Eingang freizugeben, und ein zweiter Eingang des zweiten UND-Tores 41-1 ist mit dem Teiler 44 verbunden, um zum Zeitpunkt q2 den zweiten Eingang freizugeben. Wenn zu dem Zeitpunkt q 1 der erste Eingang des ersten UND-Tores 40-1 von einem von der Fenstervergleichsanordnung 39 herrührenden Impuls ebenfalls angesteuert wird, wird über das UND-Tor die Zählerstellung des Zählers 40 um eins erhöht. Auf gleiche Weise wird, wenn zu dem Zeitpunkt q2 der erste Eingang des zweiten UND-Tores 41-1 von einem Impuls angesteuert wird, der Zählerwert des zweiten Zählers 41 um eins erhöht. Dieser Zyklus wird insgesamt η mal durchgeführt, d. h. von einer Reihe von η aufeinanderfolgenden Datenworten wird zu den Zeitpunkten q 1 bzw. <j2 ermittelt, wie viele Male die Fenstervergleichsanordnung angesprochen hat. Die folgenden Fälle treten auf. Bei einwandfreier Synchronisation hat das Eingangssignal des Integrators 36 zu allen Zeitpunkten q 1 und q2 einen Wert ungleich Null. Die Fenstervergleichsanordnun;.-iiefert kein Ausgangssignal, und daher werden die Zähler nicht erhöht und am Ende der Reihe befinden sich die beiden Zähler in der O-Stellung. In den drei anderen möglichen Fällen, nämlich wo die Ist-Synchronisation '/.,, '/2, oder ¹U Dibit gegenüber der einwandfreien Synchronisation verschoben ist, wird mindestens einer der Zähler 40,41 erhöht werden. So wird bei einer um V4 Dibit verschobenen WortsynchrcnisaticNii, d. h. zu dem Zeitpunkt q 2, in dem ursprünglichen Signal das Ist-Signal abtgetastet, als wäre es q 1, und zu all diesen Zeitpunkten ist ein Signal ungleich Null am Ausgang des Integrators 36 verfügbar. Za den Zeitpunkten q 2 wird jedoch in, im Schnitt, der Hälfte der Fälle ein Signal mit einem Wert Null abgetastet werden. Dies bedeutet, daß der Zähler 40 am Ende der Reihe von π Abtastungen den Wert Null hat und der Zähler 41 einen Wert ungleich Null. Bei einer Verschiebung um ³/« Dibit oder (-V₄ Dibit) tritt der komplementäre Fall auf: der Zähler 41 hat am Ende der Reihe einen Wert 0 und der Zähler 40 einen Wert ungleich 0. Bei einer Verschiebung um '/2 Dibit werden die beiden Zähler 40 und 41 in vergleichbarem Maße erhöht

Die erste und die zweite Ausführungsform weichen noch an dem folgenden Punkt voneinander ab. Bei der ersten Ausführungsform wird nach Ermittlung einer mangelnden Synchronisation eine Periode des Ausgangssignals des spannungsgesteuerten Oszillators 26 unterdrückt (durch das Gatter 28), was bedeutet, daß in tel bildenden Dekodieranordnung 42 verbunden. Die Dekodieranordnung 42 wählt die Zählerendstellungen und kodiert diese als T1T2 = 00,01,10 oder 11, wobei »0« einen Wert unterhalb eines Schwellenwertes und »1« einen Wert oberhalb des Schwellenwertes darstellt. Ein Korrektursignal entsprechend einer der vier möglichen Kombinationen der Zähltrstellungen wird dem Steuereingang 43 des Zählers 44 zugeführt. Der Teiler 44 wird dadurch in die einwandfreie Phase gebracht.

Bei Verwendung eines Vierphasenempfängers zum Empfangen von Datenblöcken tritt ein spezielles Problem auf. Die Information des Datenblockes ist derartig, daß man sich keinen Verlust an Information infolge nicht einwandfreier Synchronisation leisten kann. Um dies zu vermeiden, folgen die Datenblöcke einem Synchronsignal. Das Synchronsignal ist dem Empfänger bekannt, wodurch auf einfache Weise ermittelt werden kann, ob die Wortsynchronisation des Empfängers einwandfrei ist.

In Fig.5 ist eine Ausführungsform einer Wortsynchronanordnung 13 dargestellt, die sich besonders zu diesem Zweck eignet.

An die Eingangsklemme 5 des Empfängers ist eine Bitsynchronanordnung angeschlossen, die nacheinander das differenzierende Netzwerk 20, den Zweiweggleichrichter 22, die phasenverriegelte Schleife 23 und den Teiler 44 enthält Die Bitsynchronanordnung arbeitet auf die Art und Weise, wie bei F i g. 3 beschrieben worden ist Bei der ersten und zweiten Ausführungsform der Wortsynchronisieranordnung ist eine Vergleichsanordnung vorhanden, um die Abtastwerte miteinander zu vergleichen. Bei dieser dritten Ausführungsform wird der Empfänger als solcher benutzt Die Entscheidungsmittel werden dabei an die Ausgangsklemme 18 des Vierphasenempfängers angeschlossen und enthalten ein Register 45 von dem ein Eingang an den Eingang der Entscheidungsmittel 33 angeschlossen ist. Das Register enthält 2 π (η = 3, 4, 5 ...) Elemente, u. a. 45-1 bis einschließlich 45-6. Zwischen den Elementen 45-2 und 45-3 und zwischen 45-4 und 45-5 können noch eine beliebige gerade Anzahl von Elementen angeordnet sein. Das Register 45 eignet sich zum Speichern von π Worten des Synchronsignals. Die Elemente entsprechend mindestens drei Worten sind mit einem Ausgang versehen (in Fig.5 die Elemente 45-1 bis einschließlich 45-6). Die Ausgänge der Elemente, in denen das erste Symbol eines Synchronwortes gespeichert ist (45-1, 45-3, 45-5) sind mit einem ersten Mehrheitsentscheider 46 verbunden und die Ausgänge der Elemente, in denen das zweite Symbol eines Synchronwortes gespeichert ist (45-2, 45-4,45-6) sind mit einem zweiten Mehrheitsentscheider

dem Empfänger eine Bitinformation verlöre!! geht !n 47 verbunden. Nachdem das Register 45 mit dem von

pg

dem ungünstigsten Fall können auf diese Weise 3 Bits verloren gehen. Bei der zweiten Ausführungsform erfolgt die Korrektur auf einmal in Vorwärts- oder Rückwärtsrichtung, wodurch im Schnitt keine Bits verloren gehen oder hinzugefügt werden.

Durch Übertragungsfehler, Rauschen usw. werden auch bei einwandfreier Synchronisation die Zähler 40 und 41 im allgemeinen am Ende der Reihe von jj Worten eine Endstellung ungleich Null aufweisen.

Auf entsprechende Weise wie bei der Ausführungsform nach Fig.3 bietet die Ausführungsform nach F i g. 4 den Vorteil, daß der Endwert des Zählers, der als »0« betrachtet wird, derart hoch gewählt werden kann, daß dieser bei der herrschenden Übertragungsqualität nicht überschritten wird. Dazu sind Ausgänge der Zähler 40 und 41 mit einer einen Teil der Entscheklungsmitdem Empfänger dekodierten Synchronsignal gefüllt ist, ermitteln die Mehrheitsentscheider 46 bzw. 47 welches Symbol in den Elementen 45-1, 45-3, 45-5 bzw. 45-2, 45-4,45-6 in Mehrheit gespeichert ist Das Symbol, das in Mehrheit auftritt, wird der Dekodieranordnung 48 zugeführt, die ein entsprechendes Korrektursignal der Steueranordnung 43 des Teilers 44 zuführt Damit wird erreicht, daß am Ende des Synchronsignals die einwandfreie Wortsynchronisation eingestellt ist bzw. wird.

Übrigens ist es nicht notwendig, unter allen Umständen Mehrheitsentscheider zu benutzen. Wenn das dem Empfänger angebotene vierphasenkodierte Signal einer derart hohen Qualität ist (wenig Rauschen, u. dgL), daß Übertragungs- bzw. Empfängerfehler praktisch ausgeschlossen sind, kann das an dem Ausgang 18 des Empfängers verfügbare detektierte Signal unmittelbar der

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Dekodieranordnung 48 zugeführt werden.

In Fig.6a ist eine vierte Ausführungsform einer Wortsynchronanordnung dargestellt Das vierphasenkodierte Datensignal, das der Eingangsklemme 5 angeboten wird, wird unmittelbar und über eine Verzögerungsanordnung 49 Eingängen eines Dilfersnzverstärkers 50 zugeführt Die Verzögerungszeit der Verzögerungsanordnung 49 entspricht einem Bitintervall (T). Das Ausgangssignal des Differenzverstärkers 50 wird dem Zweiweggleichrichter 51 zugeführt Der Wortsynchronanordnung liegt die folgende Erkenntnis zugrunde. Wenn das zweiwertige vierphasenkodierte Signal als Signal mit einem positiven Wert (vorausgesetzt den Wert 1) und als Signal mit einem negativen Wert (vorausgesetzt den Wert — 1) dargestellt wird, hat das Ausgangssignal des Differenzverstärkers 50 einen Wert +2 zu den Abtastzeitpunkten die bit- und wortsynchron sind und abhängig von der Information einen Signalwert + 2,0 oder —2 zu den anderen Abtastzeitpunkten. Nach Zweiweggleichrichtung hai das Signal zu den erstgenannten Zeitpunkten im Schnitt einen Wert + 2 (abgesehen von Übertragungsfehlern u. dg!.), nämlich ständig einen Wert +2 und zu den letztgenannten Zeitpunkten im Schnitt einen Wert +1 (der Mittelwert von + 2,0, 0,-2 bei vorausgesetzter »random«-Verwendung positiver und negativer Signalwerte). Eine derartige mittlere Signalform ist in Fig.6b dargestellt Mit Hilfe einer phasenverriegelten Schleife, die aus einer Phasenvergleichsanordnung 51, einem Schleifenfilter 52 und einem spannungsgesteuerten Oszillator 54 besteht, läßt sich

daraus die Frequenz -τψ mit einer eindeutigen Phase selektieren. Ein Signal mit dieser Frequenz (Wortfrequenz) wird einer Anordnung 55 zugeführt, die diese Frequenz mit vier multipliziert und am Ausgang vier Abtastimpulse je Wortintervall zur Verfügung stellt.

Bei Anwendung der vierten Ausführungsform der Taktimpulssynchronanordnung kann ähnlich wie bei der Ausführung nach F i g. 4 statt der Verzögerungsanordnung 41 und des Differenzverstärkers 50 die entsprechende Schaltungsanordnung bestehend aus der Verzögerungsanordnung 8 und dem Differenzverstärker 34, die einen Teil des Empfängers bildet, benutzt werden. In diesem Fall wird der Eingang des Zweiweggleichrichters 51 an den Ausgang des Differenzverstärkers 34 angeschlossen.

Hierzu 4 Blatt Zeichnungen

50

55

60

65

Claims

Patentansprüche:

1. Verfahren zur Wortsynchronisation in einem Empfänger für ein vierphasencodiertes Datensignal, wobei durch die Codierung aus jeweils zwei Datenbits vier in vier gleich langen halben Bitintervallen aufeinanderfolgende Bits entstanden sind, dadurch gekennzeichnet, daß jeweils aus den Abtastwerten des ersten und dritten bzw. zweiten und vierten halben Bitintervalles ein erster bzw. zweiter Differenzwert ermittelt wird und daß bei einer Abweichung mindestens eines der Differenzwerte von dem für ihn festgelegten Sollwert die Wortsynchronisation um mindestens ein halbes Bit-Intervall verschoben wird.

2. Wortsynchronisieranordnung zum Durchführen des Verfahrens nach Anspruch 1, gekennzeichnet durch

eine Bitsynchronisieranordnung (20,22,23), die mindestens einen Abtastimpuls je halbem Bitintervall erzeugt,

eine Vergleichsanordnung (30) zum Ermitteln eines ersten Vergleichswertes aus einem Signalabtastwert in dem dritten halben Bitintervall und einem Signalabtastwert in dem ersten halben Bitintervall und zum Ermitteln eines zweiten Vergleichswertes aus einem Signalabtastwert in dem vierten halben Bitintervall und einem Signalabtastwert in dem zweiten halben Bitintervall, und eine Entscheidungsanordnung (33), die an die Vergleichsanordnung (30) angeschlossen ist und die beim Ermitteln einer Abzweigung der Vergleichswerte von vorbestimmten Werten der Wortsynchronisieranordnung ein Korrektursignal zuführt, das diese in eine andere Wortphase bringt

3. Wortsynchronisieranordnung nach Anspruch 2, dadurch gekennzeichnet, daß ein Speicher (21) zum Speichern eines Symbolwertes des Datensignals in dem ersten, zweiten, dritten und vierten aufeinanderfolgenden halben Bitintervall vorgesehen ist, an dessen Ausgang die Vergleichsanordnung (30) angeschlossen ist, um mindestens einmal je Wort den ersten und den zweiten Vergleichswert als zweiwertiges Signal zu ermitteln, und daß die Entscheidungsanordnung (33) eine Summieranordnung (31), deren Eingang an den Eingang der Entscheidungsanordnung (33) angeschlossen ist und die die Anzahl eines der beiden Werte einer Reihe von in η (η = 2,3,4... m) aufeinanderfolgenden Worten ermittelten Vergleichswerten ermittelt, und eine Schwellenanordnung (32) enthält, die an die Summieranordnung (31) zum Vergleichen der genannten Anzahl Symbole mit einem vorherbestimmten Schwellenwert angeschlossen ist.

4. Wortsynchronisieranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Vergleichsanordnung (30) einen Spitzenwertdetektor (38), der mit einem Eingang zum Zuführen eines Signals, das aus dem Datensignal und dem von einer Verzögerungsanordnung (8) um ein Bitintervall verzögertes Datensignal besteht, versehen ist, und eine daran angeschlossene Fenstervergleichsanordnung (39) enthält, die mindestens einmal je Wort den ersten und zweiten Vergleichswert als zweiwertiges Signal ermittelt und deren Ausgang an die Entscheidungsanordnung (33) angeschlossen ist, die eine erste und eine zweite Summieranordnung (40, 41) enthält, die parallel an den Eingang der Entscheidungsanordnung (33) angeschlossen sind und von denen die erste Summieranordnung (40) die Anzahl eines der beiden Werte in einer Reihe von in η (η = 2,3,4... m) aufeinanderfolgenden Worten ermittelten ersten Vergleichswerten und die zweite Summieranordnung (41) die Anzahl eines der beiden Werte in einer Reihe zweiter Vergleichswerte ermittelt, und daß die Enischeidungsanordnung (33) weiterhin mit einer Dekodieranordnung (42) versehen ist, die an die beiden Summieranordnungen (40,41) angeschlossen ist zum Dekodieren der beiden Summierungsresultate und zum Erzeugen eines entsprechenden Korrektursignals, das die Wortsynchronisieranordnung unmittelbar in die einwandfreie Phase bringt

5. Wortsynchronisieranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Dekodieranordnung (42) eine erste und eine zweite Schwellenanordnung enthält, von denen die erste Schwellenanordnung an die erste Summieranordnung (40) und die zweite Schwellenanordnung an die zweite Summieranordnung (41) angeschlossen ist, und daß die Schwellenanordnungen zweiwertige Ausgangssignale liefern, die in Kombination das Korrektursignal bilden.

6. Wortsynchronisieranordnung nach Anspruch 2, wobei dem vierphasencodierten Datensignal ein dem Empfänger bekanntes Synchronisiersignal vorangeht dadurch gekennzeichnet daß die ersten und die zweiten Vergleichswerte durch ein zweiwertiges Signal dargestellt werden und daß die Entscheidungsanordnung (33) ein Register (45) und einen ersten und einen zweiten Mehrheitsentscheider (46 bzw. 47) enthält, wobei ein Eingang des Registers an den Eingang der Entscheidungsanordnung angeschlossen ist und das Register (45) mindestens eine ungerade Anzahl η (η = 3,4,5,... m) Elemente (45-/) enthält von denen die ungeraden Elemente (45-a i = 1,3, usw.) je einen ersten Vergleichswert speichern, und mindestens drei der ungeraden Elemente mit dem ersten Mehrheitsentscheider (46) verbunden sind, dessen Ausgang mit dem Eingang einer Decodieranordnung (48) verbunden ist zum Zuführen des Wertes, der in Mehrheit in den ungeraden Elementen gespeichert ist und von denen die geraden Elemente (45-Ä / = 2, 4, usw.) je einen zweiten Vergleichswert speichern, und mindestens drei der geraden Elemente mit dem zweiten Mehrheitsentscheider (47) verbunden sind, dessen Ausgang mit dem Eingang der Decodieranordnung (48) verbunden ist zum Zuführen des Wertes, der in Mehrheit in den geraden Elementen gespeichert ist, und daß die Decodieranordnung (48) bei Ermitteln einer Abweichung des ersten und/oder des zweiten Vergleichswertes von dem bekannten Synchronsignal ein Korrektursignal erzeugt, das die Wortsynchronisieranordnung in die einwandfreie Wortphase bringt.

7. Wortsynchronisieranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Entscheidungsanordnung mit einer Zweiweggleichrichterschaltung (51), deren Eingang den Eingang der Entscheidungsanordnung darstellt, und weiterhin mit einer phasenverriegelten Schleife (52, 53, 54) versehen ist, die eine Reihenschaltung aus einer Phasenvergleichsanordnung (52), einem Schleifenfilter (53) und einem spannungsgesteuerten Oszillator (54) enthält, wobei ein erster Eingang der Phasenvergleichsanordnung (52) an einen Ausgang der Gleichrichterschaltung

(51) und ein zweiter Eingang der Phasenvergleichsanordnung an einen Ausgang des spannungsgesteuerten Oszillators (54) angeschlossen ist und das Ausgangssignal des spannungsgesteuerten Oszillators (54) das Korrektursignal ist, das eine Frequenz hat, -die phasentreu dem Reziprokwert der Zeitdauer zweier Bitintervalle entspricht, und das einer Frequenzmultiplizieranordnung (55) zugeführt wird, die einen Teil der Bitsynchronisieranordnung bildet