DE2514529C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine digitale Schaltung zur gegenseitigen Tren­ nung der in einem digitalen, binär phasenmodulierten Eingangssignal jeweils als ein Paar von Impulsen entgegengesetzter Polaritäten enthaltenen Synchro­ nisierungssignale und Datenbits unter Rückgewinnung der letzteren, deren Im­ pulse eine andere Dauer als diejenigen der Synchronisierungssignale aufweisen.

Es ist bekannt, digitale Daten mittels eines binär phasenmodulierten Signals zu übertragen, mit welchem ein hochfrequenter Träger vorzugsweise ampli­ tudenmoduliert wird und bei welchem jede Schwingung der einen Phase einen "1"-Datenbit sowie jede Schwingung der anderen Phase einen "0"-Datenbit repräsentiert. Das binär phasenmodulierte Signal wird senderseitig aus einem Zweipegelsignal gebildet, dessen einer Pegel den "1"-Datenbits und dessen anderer Pegel den "0"-Datenbits zugeordnet ist und welches empfängerseitig wiedergewonnen werden muß. Dazu wird das nach der Demodulation des Trä­ gers anfallende binär phasenmodulierte Signal einem 180°-Verzögerer sowie einem Inverter zugeführt, deren Ausgangssignale in einem Addierer summiert werden. Dessen Ausgangssignal wird mittels eines abgeglichenen Begrenzers verstärkt und in eine Rechteckwellenform gebracht, um dann einem Phasen­ bezugssignalgenerator und einem Gatter zuzugehen, welches ferner vom Phasen­ bezugssignalgenerator her beaufschlagt wird. Letzterer und das Gatter liefern Impulse, womit ein Zweipegelsignalrückgewinnungsschaltkreis beaufschlagt wird, dessen Ausgangssignal so lange auf einem hohen Pegel bleibt, wie die Impulse des Phasenbezugssignalgenerators und des Gatters gleichzeitig eingehen, um dann, wenn nur ein Impuls vom Phasenbezugssignalgenerator her empfangen wird und ein Impuls des Gatters fehlt, auf einen niedrigen Pegel überzugehen, bis wieder ein Impuls des Phasenbezugssignalgenerators und ein Impuls des Gatters gleichzeitig eingehen (US-PS 30 08 124).

Um das Zweipegelsignal aus dem empfangenen binär phasenmodulierten Signal zurückgewinnen zu können, muß zuvor ein Synchronisierungssignal übertragen werden, dessen Frequenz der Baud-Rate und dessen Phase einer der beiden Phasen des anschließend übertragenen binär phasenmodulierten Signals ent­ spricht, um im Phasenbezugssignalgenerator ein entsprechendes Taktsignal zu erhalten. Das empfangene Synchronisierungssignal wird durch Differentiation in entsprechende Impulse der doppelten Frequenz umgewandelt, womit ein phasensynchronisierter Oszillator und ein Steuerschaltkreis für eine Torschal­ tung beaufschlagt werden, die mit dem in eine Rechteckwellenform umgewan­ delten Synchronisierungssignal beaufschlagt wird, um das Rechteckwellensignal so lange durchzulassen, wie der Steuerschaltkreis einen Steuerimpuls an die Torschaltung liefert, der kürzer als die Dauer des Synchronisierungssignals ist. Das Ausgangssignal des Oszillators wird in eine ununterbrochene Folge von Impulsen der Frequenz der Eingangsimpulse umgewandelt, womit ein bi­ stabiler Schaltkreis beaufschlagt wird, welcher eingangsseitig ferner an den Ausgang der Torschaltung angeschlossen ist und das erwähnte Taktsignal lie­ fert (US-PS 29 39 914).

Bei der Übertragung phasenmodulierter Zeitmultiplexsignale, welche Rückgewin­ nungsbits, ein Rahmensynchronisierungssignal und Nachrichtenkanalsignale ent­ halten, ist es bekannt, jedes Bit des Synchronisierungssignals zu verdoppeln, so daß das zweiphasenmodulierte Synchronisierungssignal und die vierphasenmodu­ lierten Nachrichtenkanalsignale mit derselben Modulationsrate übertragen werden können (US-PS 37 77 062).

Der Erfindung liegt die Aufgabe zugrunde, eine digitale Schaltung der eingangs angegebenen Art zu schaffen, welche bei verhältnismäßig einfachem Aufbau die im Eingangssignal enthaltenen Synchronisierungssignale und die denselben folgen­ den oder vorangehenden Datenbits zuverlässig voneinander unterscheidet und jeweils identifiziert, so daß zwischen den jeweils aus einem Synchronisie­ rungssignal und beliebig vielen Datenbits bestehenden digitalen Wörtern einer mit dem Eingangssignal übertragenen Nachricht sowie zwischen solchen Nach­ richten keine Abstandsbits vorgesehen werden müssen und die digitalen Wörter sowie die Nachrichten unmittelbar aufeinander folgen können, wobei die Schal­ tung unempfindlich gegenüber Amplituden- und Frequenzänderungen des Ein­ gangssignals sowie gegenüber Rauschen ist und an die unterschiedlichsten Eingangssignalfrequenzen im Bereich von einigen Hertz bis vielen Megahertz ohne weiteres angepaßt werden kann.

Diese Aufgabe ist durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Vorteilhafte Weiterbildungen der erfindungs­ gemäßen Schaltung sind in den Unteransprüchen angegeben.

Nachstehend ist ein Ausführungsbeispiel der Schaltung nach der Erfindung anhand von Zeichnungen beschrieben. Darin zeigt

Fig. 1 eine Reihe von Kurven zur Veranschaulichung der Bildung eines binär phasenmodulierten Signals für die Übertragung von digita­ len Daten;

Fig. 2 die Struktur einer mit dem Signal gemäß Fig. 1 übertragenen Nachricht;

Fig. 3 ein Blockschaltbild einer Ausführungsform der Schaltung nach der Erfindung;

Fig. 4A, 4B und 4C eine Reihe von Kurven zur Veranschaulichung verschiedener Signale, welche bei der Schaltung nach Fig. 3 auftreten; und

Fig. 5 ein detailliertes Blockschaltbild der Schaltung nach Fig. 3.

Die Kurve (A) gemäß Fig. 1 stellt eine Folge von NRZ-Impulsen dar, die eine Reihe von Datenbits repräsentiert und somit ein exklusives ODER-Gatter beaufschlagt wird, welches ferner mit Taktimpulsen entsprechender Frequenz (1 MHz) gemäß der Kurve (B) beaufschlagt wird, um die Impulsfolge gemäß der Kurve (C) zu erhalten, bei der jeder Impuls und jede Impulspause entweder 500 Nanosekunden oder 1 Mikrosekunde dauert und jede Impulsdauer von 500 Nanosekunden mit anschließender Impulspausendauer von 500 Nanosekunden eine binäre "1" darstellt, während umgekehrt jede Impulspausendauer von 500 Nanosekunden mit anschließender Impulsdauer von 500 Nanosekunden eine binäre "0" darstellt.

Für die Übertragung wird die Impulsfolge gemäß der Kurve (C) derart pegel­ verschoben, daß sich die Serie von positiven und negativen Impulsen gemäß der Kurve (D) ergibt, die zur Nullachse symmetrisch sind und deren Vorder­ flanken bei der Übertragung gewöhnlich abgerundet werden, wie die Kurve (E) zeigt, welche auch ein positives Synchronisierungssignal veranschaulicht, das den Datenbits vorangeht und aus einem positiven Impuls sowie einem an­ schließenden negativen Impuls besteht, welche jeweils 1,5 Mikrosekunden und somit länger als jeder Datenbitimpuls dauern, so daß das Synchronisierungs­ signal von den Datenbits unterschieden werden kann.

Mit derart binär phasenmodulierten Signalen können Nachrichten der in Fig. 2 dargestellten Struktur übertragen werden, wobei einem Nachrichtensteuer­ wort MCW mit vorangestelltem positiven Synchronisierungssignal +S eine Reihe von Datenwörtern DW beliebiger Bitlängen mit je einem vorangestellten nega­ tiven Synchronisierungssignal -S folgt, welches aus einem negativen und einem anschließenden positiven Impuls besteht.

Gemäß Fig. 2 hat jedes Synchronisierungssignal +S bzw. -S eine Länge entspre­ chend der Dauer von drei Bits. Das Nachrichtensteuerwort MCW besteht aus vier Steuerbits CON, fünf Adressenbits, einem Übertragungs-/Empfangsbit T/R, zehn Wörteranzahlbits und einem Paritätsbit P. Jedes Datenwort DW besteht aus vier Steuerbits CON, sechzehn Datenbits und einem Paritätsbit P.

Das binär phasenmodulierte Signal gemäß der Kurve (E) in Fig. 1 wird nach dem Empfang verarbeitet und beispielsweise gefiltert, so daß es die Recht­ eckwellenform gemäß der obersten Kurve in Fig. 4A annimmt. Die Abschnitte der einen Phase oder Polarität gemäß der Kurve (A) gehen einem Eingang 10 eines ersten NAND-Gatters 14, die Abschnitte der entgegengesetzten Phase oder Polarität gemäß der Kurve () einem Eingang 12 eines NAND- Gatters 16 der Schaltung nach Fig. 3 zu, welche jeweils ausgangsseitig mit dem Eingang D eines ersten D-Flipflops Q 10 bzw. eines zweiten D-Flipflops Q 11 verbunden sind.

Ein Taktimpulsgenerator 18 mit zwei Ausgängen CL und liefert Taktim­ pulse mit einer Frequenz von 8 MHz gemäß der Kurve (B) in Fig. 4A am Aus­ gang CL. Der andere Ausgang ist an die beiden Eingänge CL der D-Flip­ flops Q 10 und Q 11 angeschlossen.

Deren beide Ausgänge Q sind mit einem dritten NAND-Gatter 20 verbunden, welches ausgangsseitig an die Rücksetz- und Löscheingänge MR eines aus zehn D-Flipflops Q 0 bis Q 9 aufgebauten Synchronisierungssignal-Detektor­ registers 22 und eines aus zwei D-Flipflops Q 12 und Q 13 aufgebauten Datenbit- Detektorregisters 24 angeschlossen ist, deren Eingänge CL mit dem Ausgang CL des Taktimpulsgenerators 18 verbunden sind.

Am Ausgang Q des letzten D-Flipflops Q 9 gibt das Synchronisierungssignal- Detektorregister 22 Taktimpulse gemäß der Kurve (F) in Fig. 4A an den Ein­ gang CL eines Synchronisierungssignal-Speicherregisters 26 ab, das aus vier D-Flipflops Q 18 bis Q 21 aufgebaut ist, deren Ausgänge Q mit einer Synchro­ nisierungssignal-Dekodierlogik 28 verbunden sind, die zwei Ausgänge 29 und 31 für ein einem positiven Synchronisierungssignal +S bzw. einem negativen Syn­ chronisierungssignal -S zugeordnetes Signal bzw. aufweist.

Das Datenbit-Detektorregister 24 liefert am Ausgang Q des zweiten D-Flip­ flops Q 13 Taktimpulse gemäß der Kurve (I) in Fig. 4A an den Eingang CL eines Datenbit-Speicherregisters 30, das aus vier D-Flipflops Q 14 bis Q 17 aufgebaut ist, deren Ausgänge Q mit einer Datenbit-Dekodierlogik 32 verbunden sind, die einen Ausgang 37 für Datenbit-Taktimpulse gemäß der Kurve (J) in Fig. 4A aufweist. Das Datenbit-Speicherregister 30 weist einen Ausgang 35 für ein das Vorliegen eines "1"-Datenbits oder eines "0"-Datenbits angeben­ des Signal auf, welcher mit dem Ausgang Q des letzten D-Flipflops Q 17 des Datenbit-Speicherregisters 30 identisch ist. Der Ausgang des Datenbit-Detek­ torregisters 24 ist auch an ein NOR-Gatter 36 angeschlossen, dessen Ausgang auf den Eingang D des ersten D-Flipflops Q 12 des Datenbit-Detektorregisters 34 rückgekoppelt ist und dessen zweiter Eingang mit dem Signal gemäß der Kurve (H) in Fig. 4A beaufschlagt wird, welches der Verknüpfung RS = PS + NS entspricht.

Die beiden Ausgänge Q des ersten D-Flipflops Q 10 und des zweiten D-Flip­ flops Q 11 sind ferner jeweils an einen Voreinstelleingang P des zweiten bzw. des ersten D-Flipflops Q 11 bzw. Q 10 und an die Eingänge D 1 bzw. D 2 der Speicherregister 26 und 30 angeschlossen. Der Ausgang des letzten D-Flip­ flops Q 9 des Synchronisierungssignal-Detektorregister 22 ist mit den beiden zweiten Eingängen des ersten NAND-Gatters 14 und des zweiten NAND-Gatters 16 verbunden.

Das erste NAND-Gatter 14, das zweite NAND-Gatter 16, das erste D-Flipflop Q 10, das zweite D-Flipflop Q 11 und das dritte NAND-Gatter 20 bilden einen Detektor, welcher auf drei verschiedene Zustände an den beiden Eingängen 10 und 12 der Schaltung nach Fig. 3 anspricht. Wenn sowohl am einen Eingang 10 als auch am anderen Eingang 12 ein niedriger Pegel gegeben ist, dann liegt kein Eingangssignal vor. Die beiden D-Flipflops Q 10 und Q 11 werden durch die vom Taktimpulsgenerator 18 an dessen Ausgang gelieferten Taktimpulse in die entsprechenden Zustände versetzt, so daß das dritte NAND-Gatter 20 umschaltet, um sowohl das Synchronisierungssignal-Detektorregister 22 als auch das Datenbit-Detektorregister 24 zurückzusetzen und zu löschen. Die beiden Detektorregister 22 und 24 sind also gelöscht, bevor ein Eingangs­ signal der Schaltung nach Fig. 3 zugeht.

Wenn dies geschieht, dann ändern sich die Pegel an den Eingängen 10 und 12 entsprechend den Kurven (A) und () gemäß Fig. 4A und steigt entweder am einen Eingang 10 oder am anderen Eingang 12 der Schaltung nach Fig. 3 der Pegel. Der nächste Taktimpuls des Taktimpulsgenerators 18 tastet den jeweiligen Zustand an den Eingängen 10 und 12 in die D-Flipflops Q 10 und Q 11, so daß der Pegel am Ausgang Q des ersten D-Flipflops Q 10 bzw. des zweiten D-Flipflops Q 11 absinkt und der Rücksetzimpuls für das Synchroni­ sierungssignal-Detektorregister 22 und das Datenbit-Detektorregister 24 unter­ brochen wird. Solange der Eingangszustand unverändert bleibt, pflanzt sich dann eine logische "1" im Takt der Taktimpulse gemäß der Kurve (B) in Fig. 4A im Synchronisierungssignal-Detektorregister 22 schrittweise fort.

Damit die logische "1" am Ausgang Q des letzten D-Flipflops Q 9 des Synchro­ nisierungssignal-Detektorregisters 22 erscheint, müssen die beiden D-Flipflops Q 10 und Q 11 während mindestens zehn Taktimpulsen unverändert bleiben. Wenn sich der Eingangszustand früher ändert, dann gelangt wieder ein Rück­ setzimpuls zum Detektorregister 22, welcher das Fortschreiten der logischen "1" in demselben unterbricht und es löscht.

Die Kreuzkopplung der beiden D-Flipflops Q 10 und Q 11 verhindert, daß sich ihre Zustände gleichzeitig ändern. Vielmehr müssen beide D-Flipflops Q 10 und Q 11 mindestens für die Dauer einer Taktimpulsperiode in den "1"-Zustand zurückkehren, bevor ein neuer Eingangszustand eingetaktet werden kann. Dieses garantiert, daß bei jedem Polaritätswechsel der eingehenden Datenbitimpulse an eine Taktimpulsperiodendauer lang dauernder Rücksetzimpuls zum Synchronisierungs­ signal-Detektorregister 22 und zum Datenbit-Detektorregister 24 gelangt, so daß die Synchronisierungssignale +S und -S von den Datenbits unterschieden werden können, ohne daß Abstandsbits oder Totzeiten im Datenbitstrom vor­ gesehen werden müßten.

Um ein Synchronisierungssignal +S bzw. -S zu erkennen, müssen die beiden D-Flipflops Q 10 und Q 11 also für mindestens 1,25 Mikrosekunden unverändert im jeweiligen Zustand verbleiben und dann umschalten, um für mindestens weitere 1,25 Mikrosekunden im jeweils entgegengesetzten Zustand zu verblei­ ben. Wird beispielsweise das positive Synchronisierungssignal +S gemäß Fig. 4A empfangen, repräsentiert durch einen positiven Impuls und einen anschließenden negativen Impuls, welche voneinander durch eine Pause getrennt sind, die eine 8 MHz-Taktimpulsperiodendauer lang dauert, dann bewirkt jeder Synchronisierungs­ signalimpuls, daß das Synchronisierungssignal-Detektorregister 22 einen Aus­ gangsimpuls abgibt, wie die Kurve (F) in Fig. 4A zeigt.

Beim Auftreten dieses Ausgangsimpulses werden das erste NAND-Gatter 14 und das zweite NAND-Gatter 16 abgeschaltet und die beiden D-Flipflops Q 10 und Q 11 mit dem nächsten Taktimpuls vom Ausgang des Taktimpulsgenera­ tors 18 her entsprechend gesetzt, so daß das dritte NAND-Gatter 20 die beiden Detektorregister 22 und 24 mit einem Rücksetzimpuls beaufschlagt. Jeder Ausgangsimpuls des Synchronisierungssignal-Detektorregisters 22 gemäß der Kurve (F) taktet das Synchronisierungssignal-Speicherregister 26, welches dann, wenn ein positives oder negatives Synchronsierungssignal +S bzw. -S vorhanden ist, die Synchronisierungssignal-Dekodierlogik 28 entsprechend beauf­ schlagt.

Wie bereits im Zusammenhang mit Fig. 2 erwähnt, wird ein Nachrichtensteuer­ wert MCW dekodiert, nachdem ein positives Synchronisierungssignal +S empfan­ gen und erkannt worden ist, während ein Datenwort DW dekodiert wird, nach­ dem ein negatives Synchronisierungssignal -S empfangen und erkannt worden ist. Die Impulsfolgen für ein positives Synchronisierungssignal +S und ein nega­ tives Synchronisierungssignal -S sind in Fig. 4B bzw. 4C dargestellt.

Die Impulsfolge gemäß Fig. 4B bewirkt einen Flipflopzustand , Q 19, Q 20, im Synchronisierungssignal-Speicherregister 26, die Impulsfolge gemäß Fig. 4C einem Flipflopzustand Q 18, , , Q 21. Nur dann, wenn dieser eine oder andere Flipflopzustand vorhanden ist, liefert die Synchronisierungs­ signal-Dekodierlogik 28 am Ausgang 29 bzw. 31 einen bzw. einen -Impuls, um anzugeben, daß ein Synchronisierungssignal erkannt worden ist und welche Polarität das erkannte Synchronisierungssignal aufweist. Der Betrieb der Syn­ chronisierungssignal-Dekodierlogik 28 wird durch geringe Frequenzänderungen beim Synchronisierungssignal oder bei den Taktimpulsen nicht beeinflußt.

Sobald ein positives oder negatives Synchronisierungssignal +S bzw. -S erkannt worden ist, spricht das Datenbit-Detektorregister 24 auf die Taktimpulse gemäß der Kurve (B) in Fig. 4A des Taktimpulsgenerators 18 an, um so lange getastet zu werden, wie Datenbits empfangen werden, wobei es jedesmal dann zurück­ gesetzt wird, wenn ein Polaritätswechsel bei den beiden aufeinanderfolgenden Impulsen entgegengesetzter Polaritäten jedes Datenbits erfaßt wird, weil dann nämlich das Ausgangssignal des dritten NAND-Gatters 20 gemäß der Kurve (E) in Fig. 4A für mindestens eine Taktimpulsperiodendauer auf einen niedri­ gen Pegel übergeht. Das Datenbit-Detektorregister 24 liefert somit das Aus­ gangssignal gemäß der Kurve (I) in Fig. 4A. Durch das NOR-Gatter 36 wird eine logische "0" in das Detektorregister 24 geleitet, nachdem ein Synchroni­ sierungssignal erkannt worden ist, und die Datenbiterfassung um eine 8 MHz- Taktimpulsperiodendauer zu verzögern und somit die richtige Synchronisation mit dem empfangenen Signal sicherzustellen.

Das Datenbit-Detektorregister 24 der Schaltung nach Fig. 3 arbeitet genauso wie deren Synchronisierungssignal-Detektorregister 22, abgesehen davon, daß es nicht erst auf zehn aufeinanderfolgende Taktimpulse des Taktimpulsgene­ rators 18 reagiert, sondern schon auf zwei Taktimpulse. Nach der Beaufschla­ gung des Datenbit-Detektorregisters 24 mit zwei aufeinanderfolgenden Takt­ impulsen bleibt der Zustand des Eingangssignals (Kurven (A) und () in Fig. 4A) während der nächsten Taktimpulsperioden so lange für das Detektorregister 24 unbeachtlich, bis beim Eingangssignal ein Polaritätswechsel auftritt. Wenn dieses geschieht, dann geht das Ausgangssignal des dritten NAND-Gatters 20 gemäß der Kurve (E) in Fig. 4A auf einen niedrigen Pegel über und wird das Datenbit-Detektorregister 24 unverzüglich zurückgesetzt, um das Tasten der Datenbits zu starten. Es ergibt sich so eine veränderliche "Totzeit" zur Kom­ pensation von Änderungen der Datenbitfrequenz bezüglich der Frequenz des Taktimpulsgenerators 18.

Das Ausgangssignal des Datenbit-Detektorregisters 24 taktet das Datenbit- Speicherregister 30, welches ferner mit den Ausgangssignalen +DET und -DET gemäß der Kurve (D) bzw. (C) in Fig. 4A der auf drei verschiedene Polari­ tätszustände ansprechenden Detektors beaufschlagt wird, um die empfangenen "1"- und "0"-Datenbits zu identifizieren und jeweils ein entsprechendes Aus­ gangssignal am Ausgang 35 zu liefern. Die Datenbit-Dekodierlogik 32 wird vom Datenbit-Speicherregister 30 beeinflußt, so daß die die Datenbit-Taktimpulse gemäß der Kurve (J) in Fig. 4A am Ausgang 37 abgibt.

Das Datenbit-Speicherregister 30 arbeitet in gleicher Weise wie das Synchro­ nisierungssignal-Speicherregister 26. Bei jedem "1"-Datenbit wird jeder Halb­ zyklus einmal eingetastet, um den Flipflopzustand , Q 15, Q 16, zu setzen. Bei jedem "0"-Datenbit wird jeder Halbzyklus einmal eingetastet, um den Flipflopzustand Q 14, , , Q 17 zu setzen. Am Ende jedes Daten­ bitzyklus gibt der Zustand des letzten D-Flipflops Q 17 des Datenbit-Speicher­ registers 30 an, ob das jeweilige Datenbit ein "0"-Datenbit oder ein "1"-Daten­ bit ist. Dieser Zustand erscheint am Ausgang 35 des Datenbit-Speicherregisters 30. Gemäß Fig. 5 besteht das Synchronisierungssignal-Detektorregister 22 aus einem die acht D-Flipflops Q 0 bis Q 7 umfassenden integrierten Schaltkreis und den beiden zusätzlichen D-Flipflops Q 8 und Q 9. Die vier D-Flipflops Q 18 bis Q 21 des Synchronisierungssignal-Speicherregisters 26 sind in der dargestell­ ten Art und Weise miteinander verbunden und ausgangsseitig an zwei NAND- Gatter 50 und 52 angeschlossen, welche zusammen mit zwei D-Flipflops Q 22 und Q 23 die Synchronisierungssignal-Dekodierlogik 28 bilden. Die beiden NAND- Gatter 50 und 52 sind ausgangsseitig jeweils mit dem Eingang D des einen D-Flipflops Q 22 bzw. des anderen D-Flipflops Q 23 verbunden, welche jeweils an dem mit dem Ausgang 31 bzw. 29 der Synchronisierungssignal-Dekodierlogik 28 identischen Ausgang Q das Signal bzw. das Signal liefern, wenn die D-Flipflops Q 18 bis Q 21 des Synchronisierungssignal-Speicherregisters 26 die entsprechenden beschriebenen Zustände annehmen. Die Signale und gehen auch einem NOR-Gatter 54 zu, welches das Ausgangssignal RS ge­ mäß der Kurve (H) in Fig. 4A abgibt.

Letzteres wird einem NOR-Gatter 51 zugeführt, welches ein Rücksetzsignal für das Synchronisierungssignal-Speicherregister 26 liefert und weiterhin mit einem Hauptrücksetzsignal GR beaufschlagt ist, um sicherzustellen, daß das Synchronisierungssignal-Speicherregister 26 zurückgesetzt und gelöscht ist, wenn die Schaltung zum erstenmal in Betrieb genommen wird. Das Aus­ gangssignal RS des NOR-Gatters 54 geht auch dem NOR-Gatter 36 des Daten­ bit-Detektorregisters 24 zu, wie beschrieben.

Die vier D-Flipflops Q 14 bis Q 17 des Datenbit-Speicherregisters 30 sind so miteinander und ausgangsseitig mit zwei NAND-Gattern 58 und 60 verbunden, wie in Fig. 5 dargestellt. Die beiden NAND-Gatter 58 und 60 sind ausgangs­ seitig über ein negatives ODER-Gatter 62 mit dem Eingang D eines D-Flip­ flops Q 24 verbunden, welches die Datenbit-Taktimpulse gemäß der Kurve (J) in Fig. 4A am Ausgang Q liefert, der mit dem Ausgang 37 der von den beiden NAND-Gattern 58 und 60, dem negativen ODER-Gatter 62 und dem D-Flipflop Q 24 gebildeten Datenbit-Dekodierlogik 32 identisch ist. Der Ausgang des D-Flipflops Q 24 ist an den einen Eingang eines negativen NOR-Gatters 55 angeschlossen, dessen zweiter Eingang mit dem Komplement des Haupt­ rücksetzsignals GR beaufschlagt wird und welches das Datenbit-Speicher­ register 30 zurücksetzt und löscht.

Das eine NAND-Gatter 58 liefert jedesmal dann ein Ausgangssignal, wenn das Datenbit-Speicherregister 30 durch die entsprechenden Zustände der D- Flipflops Q 14 bis Q 17 anzeigt, daß ein "1"-Datenbit im Eingangssignal erkannt worden ist, das andere NAND-Gatter 60 jedesmal dann, wenn die Zustände der D-Flipflops Q 14 bis Q 17 anzeigen, daß ein "0"-Datenbit erkannt worden ist. Das negative ODER-Gatter 62 leitet die beiden Ausgangssignale am D-Flip­ flop Q 24, das durch den nächsten Taktimpuls gemäß der Kurve (B) in Fig. 4A entsprechend gesetzt wird, welcher der Erkennung des jeweiligen Datenbits folgt. Der Eingang CL des D-Flipflops Q 24 ist ebenso an den Ausgang CL des Taktimpulsgenerators 18 angeschlossen, wie die beiden Eingänge CL der D-Flipflops Q 22 und Q 23 der Synchronisierungssignal-Dekodierlogik 28.

Die Rücksetz- und Löscheingänge MR des ersten D-Flipflops Q 10 und des zweiten D-Flipflops Q 11 werden jeweils mit einer positiven Vorspannung PB beaufschlagt, um sicherzustellen, daß sie nicht von Rauschsignalen beeinflußt werden.

Gemäß Fig. 5 ist weiterhin ein Überwachungsschaltkreis 70 vorgesehen, der aus einem integrierten Schaltkreis IC-1 und einem D-Flipflop Q 26 besteht, dessen Eingang D mit dem Ausgang des integrierten Schaltkreises IC-1 ver­ bunden ist. Der Überwachungsschaltkreis 70 wird durch die Taktimpulse gemäß der Kurve (B) in Fig. 4A des Taktimpulsgenerators 18 getaktet und durch die Datenbit-Taktimpulse des negativen NOR-Gatters 55 zurückgesetzt, und zwar so lange, wie die Schaltung mit dem empfangenen Signal synchron ist. Wenn die Synchronisation durch Rauschen oder dergleichen verlorengehen sollte, dann wird der Überwachungsschaltkreis 70 nicht zurückgesetzt und ein Alarmsignal erzeugt. Der integrierte Schaltkreis IC-1 wird ebenfalls mit der positiven Vorspannung PB beaufschlagt, um sicherzustellen, daß der Zähler nicht durch Rauschsignale beeinflußt wird.

Claims (5)

1. Digitale Schaltung zur gegenseitigen Trennung der in einem digitalen, binär phasenmodulierten Eingangssignal jeweils als ein Paar von Impulsen ent­ gegengesetzter Polaritäten enthaltenen Synchronisierungssignale und Datenbits unter Rückgewinnung der letzteren, deren Impulse eine andere Dauer als die­ jenigen der Synchronisierungssignale aufweisen, gekennzeichnet durch

• a) einen Taktimpulsgenerator (18) zur Abgabe von Taktimpulsen (B) mit einer Periodendauer kürzer als die Dauer der Impulse des Eingangssignals (A, )
• b) einen mit den Taktimpulsen (B) und dem Eingangssignal (A, ) beauf­ schlagbaren Detektor (14, 16, Q 10, Q 11, 20) zur Abgabe eines ersten Polaritätssignals (D) während jedes Impulses der einen Polarität des Ein­ gangssignals (A, ) eines zweiten Polaritätssignals (C) während jedes Impulses der anderen Polarität des Eingangssignals (A, ) und eines wenig­ stens eine Taktimpulsperiodendauer lang dauernden Rücksetzsignals (E) bei jedem Polaritätswechsel des Eingangssignals (A, ),
• c) ein mit den Taktimpulsen (B) und dem Rücksetzsignal (E) beaufschlagbares Synchronisierungssignal-Detektorregister (22) zur Abgabe eines ersten Aus­ gangssignals (F) nach dem Empfang einer der Dauer der Synchronisierungs­ signalimpulse des Eingangssignals (A, ) entsprechenden Anzahl von Takt­ impulsen (B) im Anschluß an den Empfang eines Rücksetzsignals (E),
• d) ein mit den Taktimpulsen (B) und dem Rücksetzsignal (E) beaufschlagbares Datenbit-Detektorregister (24) zur Abgabe eines zweiten Ausgangssignals (1) nach dem Empfang einer der Dauer der Datenbitimpulse des Eingangs­ signals (A, ) entsprechenden Anzahl von Taktimpulsen (B) im Anschluß an den Empfang eines Rücksetzsignals (E),
• e) einen mit den beiden Polaritätssignalen (D, C) und dem ersten Ausgangs­ signal (F) beaufschlagbaren Synchronisierungssignal-Dekodierer (26, 28) zur Abgabe eines ersten Dekodierungssignals ( bzw. ) ent­ sprechend den Polaritäten jedes Paares von Synchronisierungssignalimpulsen des Eingangssignals (A, ), und
• f) einen mit den beiden Polaritätssignalen (D, C) und dem zweiten Ausgangs­ signal (1) beaufschlagbaren Datenbit-Dekodierer (30, 32) zur Abgabe eines zweiten Dekodierungsausgangssignals entsprechend den Polaritäten jedes Paares von Datenbitimpulsen des Eingangssignals (A, ), welches dessen Datenbits jeweils "1"- oder "0"-Datenbit identifiziert, wobei
• g) das Datenbit-Detektorregister (24) in sich rückgekoppelt und das Rückkopp­ lungssignal mit dem ersten Dekodierungsausgangssignal ( bzw. ) logisch verknüpft ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Synchronisierungs-Dekodierer ein mit den beiden Polaritätssignalen (D, C) und dem ersten Ausgangssignal (F) beaufschlagbares Speicherregister (26) und eine demselben nachgeschaltete Dekodierlogik (28) zur Abgabe des ersten Dekodierungsausgangssignals ( bzw. ) aufweist.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Datenbit-Dekodierer ein mit den beiden Polaritätssignalen (D, C) und dem zweiten Ausgangssignal (I) beaufschlagbares Speicherregister (30) zur Abgabe des zweiten Dekodierungsausgangsignals aufweist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der Datenbit-Dekodierer eine dem Speicherregister (30) nachgeschaltete De­ kodierlogik (32) zur Abgabe von Datenbit-Taktimpulsen (3) synchron zum Auf­ treten der Datenbitimpulspaare im Eingangssignal (A, ) aufweist.

5. Schaltung nach Anspruch 4, gekennzeichnet durch einen mit den Taktimpulsen (B) und den Datenbit-Taktimpulsen (J) beaufschlagbaren Über­ wachungsschaltkreis (70) zur Abgabe eines Alarmsignals ( bei fehlendem Synchronismus zwischen den Datenbit-Taktimpulsen (J) und den Datenbitimpuls­ paaren im Eingangssignal (A, ).