DE3003009C2 - Logische Schaltung zur Realisierung von Verknüpfungsfunktionen - Google Patents

Description

Die Erfindung betrifft eine logische Schaltung nach dem Oberbegriff des Anspruches 1.

In der Schaltungstechnik ist es möglich, jede gegebene Schaltfunktion durch geeignete Zusammenschaltung von Basisschaltelementen zu realisieren. Man kommt dabei immer mit einer endlichen Menge von Gattern aus, die durch ihre internen elektrischen Eigenschaften in der Lage sind, die Funktion einer Basis der Schaltfunktionen zu verwirklichen. Basen sind z. B. (UND, ODER, NICHT), (EXOR, UND), (NAND) oder (NOR). Realisierungen dieser Art sind jedoch, falls sie nicht gerade eine Basisfunktion betreffen logisch mehrstufig, das heißi, daß ein Signal vom Eingang bis zum Ausgang des Schaltkreises mehrere Gatter, die intern aus mehreren elektronischen Schaltstufen zusammengesetzt sind, durchlaufen muß.

Bei solchen Realisationen können dynamische Hazards, falsche Reaktionen des Ausgangs auf Änderung eines oder mehrerer Eingangswerte, auftreten, wie es

aus Giloi-Liebig, »Logischer Entwurf digitaler Systeme«, Springer-Verlag, Berlin, 1973, bekannt ist

Dieser Nachteil kann vermieden werden durch Schaltelemente, die in der Lage sind, möglichst viele verschiedene Funktionen ohne wesentlich erhöhten schalttechnischen Aufwand logisch einstufig, das heißt als einzelnes Gatter, zu realisieren. Die Auswahl der Funktionen kann dabei durch zusätzliche programmierbare Eingänge, was ungünstig in Bezug auf eine Ausführung des Bausteins in integrierter Technik ist, durch Herausbrennen von Brücken in PLAs, wie es aus Timm, »Im Blickpunkt ROMs, PROMs und PLAs«, Elektronik Sonderheft Mikroprozessoren, Seiten 17 bis 27, Franzis-Verlag, München, 1977, bekannt ist, oder durch spezielle Belegung der logischen Eingänge mit Schaltvariablen oder eventuell Konstanten geschehen.

Letztere ist die weitaus günstigste Alternative, da sie flexibel gegenüber Änderungen des Schaltungsentwurfs und günstig in Bezug auf das Verhältnis von Anzahl der Funktionsvariablen zu Gesamtanzahl der Eingänge ist.

Die Schaltung soll dabei kompatibel zu TTL-Gattern sein, das heißt Eingangssignale in positiver Logik (Logisch »0« entspricht OW=UBO, logisch »1« entspricht 3,5—7 V= + i/ß^annehmen und Ausgangssignale in ebensolcher Art abgeben.

Bekannt ist eine logische Verknüpfungsschaltung nach dem Oberbegriff des Anspruches 1 mit einer Anzahl binärer Signaleingänge und wenigstens einem binären Signalausgang (DE-OS 19 12 438) bei der über Schaltelemente an die Eingänge angeschlossene Fignalpfade zu wenigstens einem ersten Knotenpunkt zusammengefaßt sind, der in Abhängigkeit von den binären Eingangssignalen mehr als zwei stabile Potentialzustände annehmen kann, während daneben durch eine Zusammenfassung anderer Signalpfade wenigstens ein weiterer Knotenpunkt gebildet wird, der in Abhängigkeit von den binären Eingangssignalen wenigstens zwei stabile Potentialzustände einnehmen kann, und bei der ferner die Knotenpunkte mit Schaltelementen verbunden sind, die auf die Potentialdifferenz zwischen den Knotenpunkten und/oder einem festen Bezugspotential ansprechen und binäre Ausgangssignale liefern.

Es handelt sich dabei um eine logische Verknüpfungsschaltung, der binäre Eingangssignale zugeführt werden und die auch binäre Ausgangssignale liefert, jedoch innerhalb der Schaltung den Vorteil der Verwendung eines Zahlensystems mit einer Basis größer als 2 ausnutzt.

Bei einer derartigen Schaltungsanordnung ist die Verarbeitung der Signale innerhalb der logischen Schaltung nicht an die Beschränkungen des binären Zahlensystems gebunden, bei dessen Anwendung über jede Verbindungsleitung und jedes Schaltelement innerhalb der logischen Schaltung nur jeweils eines von zwei möglichen Signalpotentialen übertragen werden kann. Die Elemente der logischen Verknüpfungsschaltung werden dadurch in einem höheren Grade ausgenutzt, als dies bei einer rein binären Verknüpfungslogik der Fall ist.

Die bekannte logische Verknüpfungsschaltung führt zwar zur Existenz mehrwertiger Signale zwischen dem Ausgang der Eingangsstufe(n) und dem Eingang der Verarbeitungsstufe(n), wobei genannte Anschlüsse direkt verbunden sind. Sie hat jedoch einen ersten Knotenpunkt von Eingangssignalpfaden, der mehr als zweiwertig ist, und daneben mindestens noch einen weiteren Knotenpunkt von Eingangssignalpfaden, der auch mehr als zweiwertig ist und nicht identisch mit dem ersten Knotenpunkt Die Knotenpunkte sind mit Schaltelementen verbunden, die auf die Potentialdifferenz zwischen den Knotenpunkten und/oder einem festen Bezugspotential ansprechen und binäre Ausgangswerte erzeugen.

Bei einer solchen logischen Verknüpfungsschaltung können unterschiedliche Schaltfunkiionen nur durch eine fallweise Zusammenschaltung von Grundkomponenten, dort »Stromschalter« genannt, realisiert werden, wodurch sich jedoch die Schaltungen für verschiedene Schaltfunktionen ändern.

Bei einer weiteren bekannten logischen Verknüpfungsschaltung (US-PS 36 02 733) handelt es sich um eine Schaltung der sogenannten Tri-State Logic, bei der eine Ausgangsleitung folgende drei Zustände haben kann: »angekoppelt und logisch wahr«, »angekoppelt und logisch falsch«, »abgekoppelt«. Der Zustand »abgekoppelt« wird dadurch erreicht, daß der Ausgang

_>(i hochimpedant gemacht wird, so daß es anderen Schaltungen, die mit ihren Eingängen an der Leitung liegen, an der auch der Ausgang und eventuell Ausgänge anderer mit dieser Einrichtung versehenen Schaltungen anliegen, so erscheint, als sei die betreffende Schaltung

2) gar nicht vorhanden. Dies ist in Bussystemen vorteilhaft. Sinn des Ganzen ist, daß derartige Schaltungen bedenkenlos bezüglich ihrer Ausgänge verbunden werden können, ohne sich zu stören, was mit normalen Schaltungen nicht möglich ist.

ίο Eine andere bekannte Schaltung (US-PS 40 05 315) betrifft einen Verarbeitungsverstärker in Form eines Binär-Ternär-Konverters. Die Arbeitsweise ist derart, daß dem ternären Eingangswert sein Äquivalent in zweistelliger binärer Stellenwertcodierung berechnet

r> wird.

Ebenso arbeitet eine andere bekannte Schaltung (US-PS 41 63 907), die hybrid aus Gattern und diskreten Bauelemente zusammengesetzt ist.

Bei einer weiteren bekannten Schaltung (US-PS

to 38 32 576) wird, um Signaleingänge zu sparen, ein dreiwertiges Eingangssignal derart aufgespalten, daß in einem Falle ein Bipolar-, im anderen Falle ein IG-Feldeffekitransistor, im dritten Falle keiner von beiden geschaltet wird. Es können so mit einer

•r> Eingangsleitung zwei verschiedene autonome Schaltungen betrieben werden. Die Schaltung nimmt also nur eine Verteilung der auf der Eingangsleitung ankommenden Signale vor, nicht jedoch eine definierte Verarbeitung. Insbesondere ist die eine Ausgangsleitung nicht

"ii> das logische Komplement der anderen Leitung.

Bei noch einer bekannten logischen Verknüpfungsschaltung (DE-OS 27 55 297) werden lediglich zwei dreiwertige Eingänge zu zwei komplementären binären logischen Ausgängen verknüpft.

j"> Der Erfindung liegt die Aufgabe zugrunde, logisch einstufige universelle Schaltelemente so auszubilden, daß die Auswahl der Funktionen über die Belegung der funktionalen Eingänge geschieht und daß ein einzelnes Schaltelement möglichst viele verschiedene Schaltfunk-

ho tionen logisch einstufig realisieren kann.

Diese Aufgabe wird durch das Kennzeichen des Anspruches 1 gelöst.

Um mit der Erfindung 74 verschiedene Schaltfunktioni.,1 von bis zu vier Variablen logisch einstufig zu

tv> realisieren, können die vier Eingänge verschieden mit Variablen, negierten Variablen oder Konstanten belegt werden, indem die Leitungen, deren Zustand jeweils durch die Variable oder Konstante beschrieben wird,

mit einem oder mehreren Eingängen der Erfindung verbunden werden, so daß in Abhängigkeit von der Belegung der Eingänge mit Schaltvariablen, die durch elektrische Potentiale repräsentiert werden, die genannten 74 verschiedenen Schaltfunktionen von bis zu vier Schaltvariablen, unter ihnen alle 16 von zwei Variablen, logisch einstufig erhalten werden.

Besonders vorteilhafte Weiterbildungen der Erfindung sind in den Ansprüchen 2 bis 5 gekennzeichnet. So kann durch Rückkopplung des inversen Ausgangs auf einen der Eingänge ein RS-Kippglied realisiert werden, indem der invertierte Ausgang (Q) mit dem Eingang (Fl) und eine der Konstanten »1« entsprechende Leitung mit dem Eingang (£4) derart verbunden wird, daß der Eingang (£2) der SET- und der Eingang (£3) der RESET-Eingang ist.

Um noch mehr verschiedene Schaltfunktionen mit der Erfindung realisieren zu können, nach Anspruch 3 der Eingangsstufe noch zwei weitere npn-Transistoren und zwei Widerstände mit dem Wert des Widerstandes (R 7) derart hinzugefügt werden, daß einer der beiden weiteren Transistoren so geschaltet ist wie Transistor (7*1) und der andere wie Transistor (7*3), womit die Schaltung sechs Eingänge besitzt und ca. 250 verschiedene Schaltfunktionen logisch einstufig realisiert, darunter alle von zwei Variablen und 106 von drei Variablen.

Um noch weitere Schaltfunktionen mit der Erfindung realisieren zu können, kann die logische Schaltung gemäß Anspruch 4 in der oben beschriebenen Weise noch um zwei Eingänge mit zwei weiteren Transistoren und zwei weiteren Widerständen erweitert werden, wobei die gesamten Widerstände der Eingangsstufe eine Toleranz von 2% nicht überschreiten dürfen.

Im Anspruch 5 ist eine besonders einfache und vorteilhafte Reihenstabilisierung zur Entkopplung der Eingangsstufe von toleranten Spannungsquellen in der Schaltung gekennzeichnet.

Die mit der Erfindung erzielbaren Vorteile bestehen insbesondere darin, daß statt einer Vielzahl von unterschiedlichen logischen Schaltelementen in mehreren logischen Stufen und einer verschieden aufwendigen Verschaltung der Schaltelemente untereinander ein einheitliches, einzelnes, logisch einstufiges universelles Schaltelement für viele verschiedene Funktionen verwandt werden kann, wobei lediglich eine Änderung der Eingangsbelegung erforderlich ist Die speziellen Eingangsbelegungen können Tafeln entnommen werden oder nach einem mathematischen Verfahren berechnet werden.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert Es zeigt

F i g. 1 einen Schaltplan einer logischen Schaltung gemäß einer bevorzugten Ausführungsform der Erfindung,

F i g. 2 Beispiele zur Schreibweise der Schaltfunktionen der logischen Schaltung mittels natürlicher Zahlen,

F i g. 3 die Belegungen zur Realisierung aller zweistelligen Schaltfunktionen mit Hilfe der Ausführungsform von F ig. 1,

Fig.4 die Belegungen zur Realisierung einiger dreistelliger Schaltfunktionen mit Hilfe der Ausführungsform von F i g. 1 und

Fig.5 die Belegungen zur Realisierung einiger vierstelliger Schaltfunktionen mit Hilfe der Ausführungsform von F i g. 1.

Die in F i g. 1 gezeigte logische Schaltung besteht aus einer Eingangsstufe 1 mit vier Eingängen Ei, E2, E3, £4 und aus einem Verarbeitungsverstärker 2 mit zwei Ausgängen Q und Q. Der Verarbeitungsverstärker 2 ist mit der Eingangsstufe 1 durch eine Leitung A verbunden und wird durch eine nicht gezeigte Spannungsquelle mit den Spannungen + UB, UBO und — UB versorgt, wobei die Spannungen + UB und — UB gegenüber der symmetrischen Masse UBO jeweils betragsgleich sind; es handelt sich also um eine symmetrische Spannungs-

I« Versorgung.

Die Eingangsstufe 1 hat vier npn-Transistoren Ti, Tl, TZ, T4 der Type BC 109, die bezüglich der Versorgungsspannung +UB, UBO, -UB jeweils paarweise derart in Reihe geschaltet sind, daß zwei Transistoren Ti, T2 der Eingangsstufe 1 mit ihren Kollektoren über einen Kollektorstrombegrenzungswiderstand RH an den positiven Pol + UB der Spannungsquelle angeschlossen sind und deren Emitter über je gleiche Widerstände R 7, R 8 mit der Leitung A

2» verbunden sind, während die anderen Transistoren 7*3, 7'4 der Eingangsstufe 1 über je gleiche Widerstände R 9, R 10 mit ihren Kollektoren an der Leitung A liegen und mit ihrem Emitter über einen Emitter-Strombegrenzungswiderstand R 12 direkt mit dem negativen Pol — UBder Spannungsquelle verbunden sind, so daß sie in Abhängigkeit von positiven Eingangssignalen an ihren Basisanschlüssen die logische Verknüpfung mittels differenzbildung realisieren, sofern die Spannungsquelle eine symmetrische Spannungsversorgung darstellt, und

so dem Verarbeitungsverstärker 2 über die Leitung A zuführen.

Die Transistoren Ti, T2 sind mit den Eingängen Ei, £2 über Basisvorwiderstände Al, R2 verbunden, während den Transistoren 7*3, 7*4 Basisspannungsteiler-strombegrenzer mit Widerständen R 3, R 5 bzw. R 4, R6 vorgeschaltet sind. Die Widerstände Al, R2 R3, R 4 haben einen Widerstandswert von 4700 Ohm und die Widerstände R 5, R 6 einen solchen von 2200 Ohm, während die Widerstände Ä7, RS, R9, RiO einen

-to Widerstandswert von 10 000 Ohm und die Widerstände R11, R12 einen solchen von 470 Ohm haben.

Der Verarbeitungsverstärker 2 besteht im wesentlichen aus fünf Dioden D1, D 2, D 3, D 4, D 5 der Type 1 N 914 so wie zwei npn-Transistoren T 5, TS der Type BC 109 und zwei pnp-Transistoren T6, Tl der Type BC 179. Die Leitung A, die den Eingang des Verarbeitungsverstärkers 2 bildet ist direkt mit dem Basisanschluß des pnp-Transistors 7*6 und über die Entkopplungsdiode Di mit der Basis des npn-Transistors TS verbunden, wobei die Basisanschlüsse der transistoren T5, 7*6 über Widerstände R 13, R14 mit einem Widerstandswert von 20 000 Ohm brw. !00 000 Ohm mit dem positiven Pn! + UB der Spannungsquelle bzw. mit der symmetrischen Masse UBO verbunden sind und der Emitter des Transistors T5 ebenso wie der Kollektor des Transistors TS mit der symmetrischen Masse LiBO verbunden ist Der Kollektor des Transistors T5 ist über einen Arbeitswiderstand RiS mit einem Widerstandswert von 1000 Ohm mit dem positiven Pol +UB der Spannungsquelle und über die Diode D 2 mit der Basis des pnp-Transistors 7 verbunden, der als verstärkender Inverter geschaltet ist und am Emitter den Ausgang Q bildet Der npn-Transistor 7*5 ist ferner über eine weitere Diode D 3 mit der Basis des ebenfalls als Inverter gehaltenen npn-Transistors 7*8 verbunden, dessen Kollektoranschhiß den Ausgang Q bildet, während der Emitter des Transistors 7*6 über die Dioden D 4, D 5 auch mit den Basisanschlüssen der als

Inverter geschalteten Transistoren T7, TS verbunden ist, wobei zwischen der Basis des Transistors 7*7 und dem negativen Pol - UB der Spannungsquelle ein Widerstand RX7 von 22 000 0hm angeordnet ist und dem Transistor TS ein Längswiderstand R18 von ■> 10 000 Ohm vorgeschaltet ist. Mit dem positiven Pol + UB der Spannungsquelle sind beide Transistoren T7 und Γ8 durch Arbeitswiderstände R 19 bzw. R 20 von je 470 Ohm einmal am Emitter beim Transistor 7 und zum anderen am Kollektor beim Transistor 8 verbunden. \u

Zwischen der Eingangsstufe 1 und dem Verarbeitungsverstärker 2 liegt eine Reihenstabilisierung 3, die der Entkopplung der Eingangsstufe 1 von toleranten Spannungsquellen in der Schaltung dient. Sie besteht aus zwei Zenerdioden Zl, Z 2 mit einer Sperrspannung π von je 3,3 Volt, von denen die eine Zenerdiode Zl mit der Kathode mit dem positiven Pol + UB der Spannungsquelle über den Kollektorstrombegrenzungswiderstand RW der Transistoren 7*1, T2 der Eingangstufe 1, die mit der Spannung + UB verbunden sind, verbunden ist und mit der Anode an der symmetrischen Masse UBO liegt, während die andere Zenerdiode Z2 mit der Kathode mit der symmetrischen Masse UBO verbunden ist und mit der Anode über den Emitterstrombegrenzungswiderstand R 12 der Transistören Γ3, 7"4 der Eingangsstufe 1, die mit dem negativen Pol — UB der Spannungsquelle verbunden sind, an dem negativen Pol — UB liegt.

Die vorstehend beschriebene logische Schaltung arbeitet folgendermaßen, wobei als Beispiel für die Spannungen gelten kann: +UB=+5V, i/S0 = 0V, - UB= -5V. Weiterhin entspricht + UBdem logischen »!«-Potential, UBO dem logischen »0«-Potential, womit bei einer entsprechenden Wahl von + UB Kompatibilität zu den üblichen Logikschaltkreisen hergestellt wird. J5

Bei dieser Ausführungsform dienen die Stabilisierungen R 11, Zl und Z2, R 12 zum genauen Abgleich der Eingangsstufe 1 bei Spannungsschwankungen.

Die Funktion der Eingangsstufe 1 kann wie folgt charakterisiert werden: An den Eingängen El, £2, £3 und £4 können jeweils zwei verschiedene Signale auftreten, und zwar eine Spannung nahe UBO, welche logisch »0« repräsentiert, und eine Spannung nahe + UB, die logisch »1« repräsentiert.

Tritt am Eingang £1 eine Spannung nahe UBO auf, schaltet der Transistor Ti nicht durch, so daß, falls kein anderer Transistor 7"2, Γ3 oder Γ4 durchschaltet, über die Leitung bzw. Punkt A kein Strom fließen kann. Tritt am Eingang E1 jedoch eine Spannung nahe -1- UB auf, so schaltet der Transistor 7*1 durch und die Leitung A wird über den Widerstand R 7 nahe an + UB gelegt.

A «^ #» I ^^ rv η ««η ^%% ♦ ^^4 ^^ ^%f 1 ^O finf ΤΛΙ* M r VtIl T β I^^V^ ^^t^ ΤΡηΙΆΑηΑη r-tliailSg αϊ LTWIll-l UVI IIUIMIJIVI μ bltlllUbllvll^lVkllUI-den Spannungen am Eingang £2.

Liegt am Eingang £3 eine Spannung nahe UBO an, so wird sie durch den starken Basisspannungsteiler-Strombegrenzer Ri, R5 derart beeinflußt, daß der Transistor T3 nicht durchschaltet und somit über die Leitung bzw. Punkt A kein Strom fließt, falls alle anderen Transistoren der Eingangsstufe 1 auch sperren, liegt jedoch eine Spannung nahe + UB am Eingang £3 an, to schaltet der Transistor Ti durch, so daß über den Widerstand R 9 die Leitung bzw. der Punkt A auf ein Potential nahe — UB gelegt wird. Analog arbeitet der Transistor T4 bei den entsprechenden Spannungen am Eingang £4.

Es sollen nun noch die Fälle betrachtet werden, bei denen mehrere Transistoren der Eingangsstufe 1 gleichzeitig durchschalten.

Sind die Transistoren 7"1 und T2 durchgeschaltet, die Transistoren T3 und Γ4 aber nicht, so liegt über die Widerstände Rl und R8 eine positive Spannung am Punkt A. Sind die Transistoren 7~3 und T4 durchgeschaltet, Transistor Ti und Transistor 7"2 aber nicht, so wird Punkt A über die Widerstände R 10 und /?9 mit dem negativen Pol - UB der Spannungsquelle verbunden.

Schalten die Transistoren TX und Γ3 und die Transistoren 7~2 und TA nicht, so bilden die Widerstände R 7und R9 einen 1 : !-Spannungsteiler für die Spannung zwischen + UB und — UB, so daß der Punkt A auf das Potential entsprechend UBO gebracht wird, da UBO definitionsgemäß genau mitten zwischen + L/Bund — UB liegt (symmetrische Spannungsversorgung)·

Das Analoge geschieht, wenn die Transistoren TX und 7"4 leiten und die Transistoren Γ2 und Γ3 nicht leiten oder die Transistoren T2 und Γ3 leiten, aber Transistor Π und Transistor Γ4 nicht leiten bzw. die Transistoren T2 und 7"4 leiten, Transistor TX und Transistor Ti aber nicht.

Leiten nun die Transistoren 7"I, T2 und Ti, während der Transistor Γ4 nicht leitet, dann bilden die Widerstände R7 parallel zum Widerstand RS in Reihe zum Widerstand R 9 einen 1 : 2-Spannungsteiler, so daß am Punkt A eine gegenüber UBO positive Spannung entsteht. Analog ist die Schaltung, falls die Transistoren TX, T2 und Γ4 leiten, jedoch der Transistor Ti nicht leitet.

Leiten jedoch die Transistoren Ti, Ti und Γ4, so bilden die Widerstände R XO parallel zum Widerstand /?9 in Reihe zum Widerstand R7 einen 2: !-Spannungsteiler, so daß am Punkt A eine gegenüber UBO negative Spannung entsteht, sofern Transistor T2 nicht leitet. Analoges geschieht, wenn die Transistoren T2, Ti und Γ4 leiten, aber Transistor TX nicht leitet.

Leiten alle Transistoren der Eingangsstufe 1, so bilden die Widerstände R 7 parallel zum Widerstand RS in Reihe zum Widerstand R 9 parallel zum Widerstand R 10 wiederum einen 1 :1-Spannungsteiler, so daß UBO am Punkt A anliegt.

Anhand von F i g. 1 soll nunmehr auch die Arbeitsweise des Verarbeitungsverstärkers 2 erläutert werden. Es werden folgende funktionale Forderungen an ihn gestellt:

1. Liegt an der Leitung A, welche den Eingang des Verarbeitungsverstärkers 2 und gleichzeitig den Ausgang der Eingangsstufe 1 darstellt und in diesem Zusammenhang auch als Punkt A bezeichnet wurde, ein Signal an, welches sich nur geringfügig von UBQ unterscheidet (L'50±0,3 V), so soll der Ausgang Q ein Potential nahe UBO annehmen (entsprechend logisch »0«) und der Ausgang Q ein Potential nahe + UB (entsprechend logisch »1«);

2. Liegt an der Leitung A ein gegenüber UB 0 + 0,3 V positives Potential an, so soll der Ausgang Q ein Protokoll nahe +UB annehmen, während der Ausgang Q ein Potential nahe UBO führen soll;

3. Liegt an der Leitung A ein gegenüber UB 0—03 V negatives Potential an, so sollen die Ausgänge Q und Q Potentiale wie unter 2. führen. Mathematisch gesehen führt der Verarbeitungsverstärker 2 eine Normierung der Art <?=sign A durch, falls unter 1. statt der geringfügigen wegen Bauelementtoleranzen zu treffenden Unterscheidung nur exakte Gleichheit mit UB 0 zugelassen wird.

ίο

Im ersten Falle ist der Transistor T5 über den Basiswiderstand R13 durchgeschaltet, da über die Diode D 1 und den Widerstand R 14 kein nennenswerter Spannungsabfall an der Basis des Transistors T5 entsteht. Der durchgeschaltete Transistor Γ5 legt also ein Potential nahe UBO an die Anoden der Dioden D2 und D 3. Die Diode D 2 läßt also nicht genug Strom durch, daß das Potential an der Basis des Transistors Tl wesentlich über UBO ansteigt, da der Widerstand R 17 den Transistor Tl negativ vorspannt. Der Transistor 7 leitet also, womit der Ausgang Q ein Potential nahe UBO erhält. Die Diode D3 leitet auch nicht, wodurch der Transistor 7"8 sperrt, was zur Folge hat, daß der Ausgang Q über den Arbeitswiderstand /?20 mit dem positiven Pol +UB der Spannungsquelle verbunden ist und somit, da kein nennenswerter Spannungsabfall stattfindet, auf einem Potential entsprechend logisch »1« ist. Der Transistor 7"6 ist über den Widerstand R 14 mit der symmetrischen Masse UBO verbunden und leitet, da die Diode D1 entkoppelnd wirkt. Somit besteht auch an den Anoden der Dioden D 4 und D 5 eine Spannung nahe UBO₁ so daß sie ähnlich wie die Dioden D 2 und D 3 nicht leiten und sich am Durchschaltverhalten der Transistoren Tl und Γ8 nichts ändert.

Im zweiten Falle (gegenüber LJBO + OJ V positives Potential an der Leitung A) ändert sich am Verhalten des Transistors T5 nichts, da die Diode D 1 in diesem Falle in Sperrichtung geschaltet ist. Dafür entsteht an der Basis des Transistors 7"6 ein positives Potential, welches den Transistor sperrt. Dadurch sind die Anoden der Dioden D 4 und D 5 über den Widerstand R 16 mit dem positiven Pol + UB der Spannungsquelle verbunden, so daß die Dioden leiten. Dies hat zur Folge, daß an der Basis des Transistors Tl ein gegenüber UBO positives Potential entsteht (Spannungsteiler R16, R 17), weswegen der Transistor Tl sperrt. Dadurch wird der Ausgang Q mit + UB über den Arbeitswiderstand R 19 verbunden und führt ein Potential entsprechend logisch »1«. Über die Diode D 5 und den Längswiderstand R18 wird auch dem als Inverter geschalteten Transistor TS ein positives Potential an die Basis geführt, so daß er leitet, womit der Ausgang Q ein Potential nahe UBO erhält.

Im dritten Falle (negatives Potential gegenüber UB 0-0,3 V am Punkt A) wird der Transistor T5 dadurch, daß sein Basispotential absinkt, weil die Diode DX nun in Durchlaßrichtung geschaltet ist, gesperrt, was dazu führt, daß die Dioden D 2 und D 3 an ihre Anoden über den Widerstand R15 ein positives Potential nahe + UB bekommen und leiten. Durch das Leiten der Diode D 2 wird der Transistor Tl gesperrt, da er jetzt eine gegenüber der symmetrischen Masss UBO positive Spannung an seiner Basis hat, wodurch der Ausgang ζ) über den Arbeitswiderstand R 19 + UB entsprechend logisch »1« führt. Durch das Leiten der Diode D 3 wird über den Längswiderstand R 18 der als Inverter geschaltete Transistor 7"8 geöffnet, so daß er den Ausgang Q mit der symmetrischen Masse UBO entsprechend logisch »0« verbindet. Durcii eine negative Spannung am Punkt A wird der Transistor Γ6 gesperrt, so daß die Dioden D4 und D5 nicht leiten und somit kein Einfluß auf das Verhalten der Transistoren 7"7 und TS durch den Transistor 7"6 ausgeübt wird.

Die möglichen Belegungen der Eingänge El bis E4 zur Realisierung von Schaltfunktionen können den Tafeln von Fig. 2 bis 5 entnommen werden. Dabei ist jede Funktion durch diejenige natürliche Zahl repräsentiert, deren Binärdarstellung der Funktionsverlauf in einer Wertetabelle der Eingangsvariablen ist. Eine Schaltfunktion von η-Variablen ist über alle 2" möglichen Wertekombinationen der η Eingangs-Variablen definiert. Da die Funktion an jeder Stelle die Werte 0 oder 1 annehmen kann, je nachdem, wie sie definiert ist, gibt es also 2²" verschiedene Schaltfunktionen von /; Variablen. Jede Funktion kann daher eindeutig durch ein Α-ε{0,1 2²"— 1) charakterisiert werden, wobei

/ Il

mit

./'(.ν v„) fur

Σ-

Undefiniert sonst

wobei *i, X2,... x_n die η Variablen und /"deren Funktion sind. Beispiele für Zuordnungen: (Funktionen zweier 4) Variablen)

■V|	.Vi	./■	2-" '	■i θ	Jt:	0	■ 8	OR	j	A:	0 ·	8	NOR	A:	A:	■ 8	EXOR	ΝΛΝΙ)	A:	1	-I-	■ 8
0	0	0	8	0	j-j	• -1	0	+ ! ·	,1	1		■ 4	1	+ 1	• 4
0	1	1	4	1	+ 1	• 2	1	+ ' ■	2	()	ι A ι \J	• 2	1	+0	• 2
1	0	2	2	1	+0	■ 1	1	H-1 -	1	(i	+0	• 1	1		• 1
1	1	3	1	0		6	]		7	0	+0	8	0		14
						Variablen:								A:
Beispiele	für Funktionen	dreier			AND,
-V1		j				3
	Xj

0	0	0	0	128	0	0-	Ι 28	0	0-	128
0	0	1	1	64	0	+0-	64	1	+1 -	64
0	1	0	2	32	0	+0 ■	32	1	+ 1 -	32
0	1	I	3	16	0	+0-	16	0	+0-	16
1	0	0	4	8	0	+Ο	8	1	+1 ■

Il

12

■>" ι /

AND. i:\ok-,

1	5	4	0	+0 ·	4	0	+0 ■	4
0	6	2	0	+0 ·	2	0	+0 ■	2
1	7	1	1	+ 1 ·	1	I	+ 1 ·	1

1 105

Umgekehrt kann leicht aus der Nummer A der l-'uiiktion nach der Methode der Konvertierung von de/imalen /iihlen in duale Zahlen der Wertevcrlaul dieser Funktion erhalten werden.

Beispiele:

A 21')

IU-s IU-M:

219-128

91-64

27-32

27-16

11-8

3-4

3-2

1-1

91

27

= 0

Bei dieser sehr platzsparenden Codierung wird der logische 0-1-Wert einer Variablen oder Funktion oft einem arithmetischen Wert gleichgesetzt. Dies ist jedoch nicht schädlich, da es sich bei der Gleichsetzung um einen Isomorphismus handelt.

Das Schaltelement realisiert ein RS-Kippglied dadurch, daß E1 mit Q, E2 mit 5, dem SET-Impuls, E3 mit R, dem RESET-Impuls, und EA mit der Konstante log. »1« belegt werden.

Noch mehr verschiedene Schaltfunktionen können mit der Erfindung realisiert werden, indem der Eingangsstufe 1 noch zwei weitere npn-Transistoren und zwei Widerstände derart hinzugefügt werden, daß ein Transistor geschaltet ist wie der Transistor 7"1 und der andere wie der Transistor TX womit die Schaltung sechs Eingänge besitzt und ca. 250 verschiedene Schaltfunktionen logisch einstufig realisiert, darunter alle von zwei Variablen und 106 von drei Variablen.

Um noch weitere Schaltfunktionen mit der Erfindung realisieren zu können, wird die Schaltung in der oben beschriebenen Weise um noch zwei Eingänge erweiter., wobei die Toleranz der Widerstände in der Eingangsstufe 2% nicht überschreiten darf.

Bezugszeichenlisle und Typenbezeichniingen /u F i g. 1

Transistor	7Ί	= BC	109
Transistor	Tl	= BC	109
Transistor	T3	= BC	109
Transistor	Γ4	= BC	109
Transistor	Γ5	= BC	109
Transistor	T6	= BC	179

1	Zl	97-128	Ohm	<(J
I	Zl	97-64	Ohm	33
0	Ri	33-32	Ohm	1
1	R2	'-16	Ohm	<Ü
1	Ri	1-8	Ohm	<ü
0	A4	1-4	Ohm	<0
1	RS	1-2	Ohm	<0
1	/?6	1-1	Ohm	=0
Transistor >	Rl	- BC 179	Ohm
	RH	BC 109	Ohm
	R9	= 1 N 914	Ohm
	R\Q	= 1 N 914	Ohm
	RIl	- i N 914	Ohm
	RIl	= 1 N 914	Ohm
	R 13	- 1 N 914	Ohm
	RU	= 3,3 Volt	Ohm
	Λ 15	= 3,3 Voll	Ohm
r7	R 16	= 4 700	Ohm
Transistor 78	Rn	= 4 700	Ohm
Diode /)I	RlS	= 4 700	Ohm
Diode Dl	Λ 19	= 4 700	10%
Diode /)3	Λ 20	= 2 200
Diode /)4	Widerstände R 1	= 2 200
Diode 1)5	= 10 000
/enerdiode	= 10 000
/enerdiode	= 10 000
Widerstand	= 10 000
Widerstand	470
Widerstand	470
Widersland	= 20 000
Widerstand	= 100 000
Widerstand	1000
Widerstand	= 2 200
Widerstand	= 22 000
Widerstand	= 10000
Widerstand	470
Widerstand	470
Widerstand	... R20 :
Widerstand
Widerstand
Widerstand
Widerstand
Widerstand
Widerstand
Widerstand
Widerstand

Hierzu 3 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Logische Schaltung zur Realisierung von Verknüpfungsfunktionen mit einem logischen Schaltelement mit einer Anzahl binärer Signaleingänge und zwei binären Signalausgängen, bestehend aus einer Eingangsstufe mit Transistoren und einem Verarbeitungsverstärker mit Transistoren, in der die Eingangsstufe auf einer Leitung ein Signal liefert, das in Abhängigkeit von den binären Eingangssignalen zwei oder mehr verschiedene stabile Potentialzustände annehmen kann, und die Leitung mit dem Eingang des Verarbeitungsverstärkers verbunden ist, der die beiden binären Ausgangssignale erzeugt, dadurch gekennzeichnet, daß mindestens vier binare Signaleingänge vorhanden sind, daß die Transistoren (Ti, T2, T3, Γ4) der Eingangsstufe (1) paarweise bezüglich der Versorgungsspannung (+UB, UBO, - UB)derart in Reihe geschaltet sind, daß zwei Transistoren (TM, T2) der Eingangsstufe

(1) mit ihren Kollektoren über einen Strombegrenzungswiderstand (R 11) an den positiven Pol (+ UB) der Spannungsquelle angeschlossen sind und deren Emitter über je gleiche Widerstände (R7, /?8) mit der Leitung (A) verbunden sind, während zwei weitere Transistoren (Γ3, Γ 4) der Eingangsstufe (1) über je gleiche Widerstände (R9, RiO) mit ihren Kollektoren an der Leitung (fliegen und mit ihrem Emitter über einen Strombegrenzungswiderstand (/? 12) direkt mit dem negativen Pol (-UB) der Spannungsquelle verbunden sind, so daß sie in Abhängigkeit von positiven Eingangssignalen an ihren Basisanschlüssen die logische Verknüpfung mittels Differenzbildung realisieren, sofern die Spannungsquelle eine symmetrische Spannungsversorgung darstellt, daß die Leitung (/^direkt mit dem Basisanschluß eines ersten pnp-Transistors (7"6) des Verarbeitungsverstärkers (2) und über eine Entkopplungsdiode (Dl) mit der Basis eines zweiten npn-Transistors (Γ5) des Verarbeitungsverstärkers

(2) verbunden ist, wobei die Basisanschlüsse dieser Transistoren (75, 7"6) über Widerstände (R 13, R 14) mit dem positiven Pol (+ UB) der Spannungsquelle bzw. der symmetrischen Masse (UBO) verbunden sind und der Emitter des zweiten Transistors (Γ5) ebenso wie der Kollektor des ersten Transistors (Γ6) mit der symmetrischen Masse (CSO) verbunden ist und der Kollektor des zweiten Transistors (7"5) über einen Arbeitswiderstand (R 15) mit dem positiven Pol (+ UB) und über eine Diode (D 2) mit der Basis eines dritten pnp-Transistors (Tl), der als verstärkender Inverter geschaltet ist und am Emitter den Ausgang (Q)bildet, und über eine weitere Diode (D3) mit der Basis eines ebenfalls als Inverter geschalteten vierten npn-Transistors (TS), dessen Kollektoranschluß den Ausgang (Q) bildet, während der Emitter des ersten Transistors (7~6) über Dioden (D4, D5) auch mit den Basisanschlüssen der als Inverter geschalteten dritten und vierten Transistoren (TT, Γ8) verbunden ist, so daß der Verarbeitungsverstärker an Leitung (A) liegende Signale, die gegenüber der symmetrischen Masse (UBO) positiv oder negativ sein können, verstärkt und, sofern sie negativ sind, auch konvertiert und somit am Ausgang (Q) ein normiertes Signal für den logischen Zustand erzeugt, während am Ausgang (Q) das inverse Signal bereitgestellt wird.

2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daßsie durch Rückkopplung des inversen Ausgangs (Q) auf einen der Eingänge (E 1, E2, E3, £4) ein RS-Kippglied realisiert, indem der invertierte Ausgang (Q) mit dem Eingang (Ei) und eine der Konstanten »1« entsprechende Leitung mit dem Eingang (E4) derart verbunden wird, daß der Eingang (E2) der SET- und der Eingang (E3) der RESET-EingangisL

3. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß noch zwei weitere npn-Transistoren und zwei weitere Widerstände mit dem Wert des Widerstandes (R7) in der Eingangsstufe (1) derart angeordnet sind, daß einer der beiden weiteren npn-Transistoren so geschaltet ist wie Transistor (Ti) und der andere wie Transistor (T3), so daß die Schaltung sechs Eingänge (£1, ...ES) besitzt

4. Logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Eingangsstufe (1) um noch zwei weitere Transistoren und zwei weitere Widerstände erweitert ist, wobei die gesamten Widerstände der Eingangsstufe (1) bis auf die Basisvorwiderstände (Ri, R2, R3...) nur eine Toleranz von max. 2% haben dürfen, so daß die Schaltung acht Eingänge (El,... £T8)üesitzt.

5. Logische Schaltung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß zwecks Entkopplung der Eingangsstufe (1) von toleranten Spannungsquellen in der Schaltung eine einfache Reihenstabilisierung (3) bestehend aus zwei Zenerdioden (Zl, Z2), von denen die eine (Zl) mit der Kathode mit dem positiven Pol (+ UB)de.v Spannungsquelle über den Kollektorstrombegrenzungswiderstand (RH) der Transistoren (7"I, Γ2) der Eingangsstufe (1), die mit dem positiven Pol (+UB) verbunden sind, verbunden ist und mit der Anode mit der symmetrischen Masse (UBO) verbunden ist, während die andere Zenerdiode (Z2) mit der Kathode mit der symmetrischen Masse (UBO) verbunden ist und mit der Anode über den Emitterstrombegrenzungswiderstand (R 12) der Transistoren (7'3, TA) der Eingangsstufe (1), die mit dem negativen Pol (— UB) der Spannungsquelle verbunden sind, mit dem negativen Pol(— Cß^ verbunden ist, vorhanden ist.