DE2941702C3 - Synchronisierungs-Einrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Synchronisierungs-Einrichtung für eine PCM-Anlage mit mindestens einem Kanal, auf dem zeitweise keine Signale eintreffen, wobei jedes Datensignal-Paket eine Anzahl Vorläuferimpulse beinhaltet, um daraus eine Taktfrequenz abzuleiten.

Bei der Übertragung von Informationen nach dem Prinzip der Pulscode-Modulation (PCM) werden vielfach die Nachrichtenanlagen empfangsseitig mit geeigneten Synchronisierungs-Einrichtungen synchronisiert. Um solche Synchronisierungs-Einrichtungen ständig in Betrieb zu halten, werden dauernd periodische Synchronisierungssignale auch dann übertragen, wenn zeitweise keine Informationen vermittelt werden müssen. Eine derartige Synchronisierungs-Einrichtung ist beispielsweise aus der CH-PS 6 07 475 bekannt.

Bei der Daten- und Nachrichtenübertragung über Satellit erweist es sich auf Grund der unterschiedlichen Laufzeiten der elektromagnetischen Wellen für die verschiedenen Stationen als notwendig, im Informationsfluß Pausen einzufügen. Die aus der CH-PS 07 475 bekannte Synchronisierungs-Einrichtung wird dieser Forderung nicht gerecht. Die Erfindung zeigt demgegenüber einen Weg, um diese Aufgabe zu lösen.

Dies wird erfindungsgemäß mit einer Synchronisierungs-Einrichtung erreicht, wie sie in den Ansprüchen gekennzeichnet ist.

Die Erfindung wird nachfolgend an Hand von Zeichnungen beispielsweise näher erläutert. Dabei zeigt

Fig. 1 eine erste Ausführungsform einer erfindungsgemäßen Synchronisierungs· Einrichtung,

Fig.2 eine PCM-Anlage, in der eine solche Synchronisierungs-Einrichtung eingesetzt werden kann,

Fig.3 eine Auswerteschaltung einer solchen Synchronisierungs-Einrichtung,

Fig.4 eine Rückstellschaltung einer solchen Synchronisierungs-Einrichtung,

F i g. 5 ein Zeitdiagramm für verschiedene Signale,

Fig.6 eine zweite Ausführungsform einer erfindungsgemäßen Synchronisierungs-Einrichtung.

Die erfindungsgemäße Synchronisierungs-Einrichtung nach F ι g. 1 wird in einer PCM-Anlage nach F i g. 2 verwendet, die nachstehend zuerst beschrieben wird.

Über die Antenne ANT der Anlage nach F i g. 2 werden die über Satellit gesendeten elektromagnetischen Wellen empfangen, die in der an ihr angeschlossenen Empfänger-Station ES in bekannter Weise verarbeitet werden. Die Empfänger-Station ES gibt über einen ersten Ausgang die über Satellit empfangenen Nachrichtensignale in Form ei"es digitalisierten Datensignals Sd und über einen zweiten Ausgang ein aus diesem Datensignal Sd gewonnenes Taktsignal Sf der Frequenz /dab.

Die Synchronisierungs-Einrichtung SE wird eingangsseitig einerseits mit dem Datensignal Sd und dem Taktsignal St und andererseits mit einem PCM-Takt- 2i signal Sc der Lokaloszillatorfrequenz ic einer ersten PCM-Station S1 beaufschlagt und gibt ein synchronisiertes PCM-Datensignal Sds ab, das zur ersten PCM-Station Sl geführt wird. Die Synchronisierungs-Einrichtung SE ist zudem mit den phasenstarr jo unterteilten PCM-Taktsignalen Sc 2 der Frequenz /L/2 und Sc 4 der Frequenz /c/16 sowie gegebenenfalls mit beispielsweise einem aus Signalen aus mehreren Sprachkanälen gebildeten Multiplex-Signal Sp beaufschlagt,

Eine zweite PCM-Station S 2 ist in bekannter Weise über eine gegebenenfalls mit einigen Entzerrern versehene Übertragungsleitung L mit der ersten PCM-Station Sl verbunden. Eine PCM-Station kann beispielsweise 32 Kanäle verarbeiten, von denen 30 Sprachkanäle und zwei Hilfskanäle sind. Wenn der über Satellit empfangene Nachrichtenfluß beispielsweise die Übertragungskapazität von 16 Kanälen beansprucht, so können zusätzlich noch weitere 14 Sprachkanäle mit dem Multiplex-Signal Sp über dieselbe Übertragungsleitung L übertragen werden.

Die Synchronisierungs-Einrichtung SE nach Fig. 1 weist einen aus echt Speicherzellen SPl, SP2 ... SPS bestehenden Datenspeicher DS auf. Die Dateneingänge dieser Speicherzellen sind miteinander verbunden und werden mit dem digitalisierten Datensignal Sd beaufschlagt. Die Takteingänge Ai, A2 ... Ai... AS dieser Speicherzellen sind je mit einem Ausgang eines Serie/Parallel-Umschalters SPU verbunden, der aus einer Logikschaltung EL besteht, die mit den drei Ausgangssignalen x, y, ζ eines Binärzählers EC beaufschlagt ist, so daß sich für die zyklisch angesteuerten Takteingänge Ai(J)folgende Formel ergibt:

Ai(j)=\ für7=4*+2y-t-z+l mit Ai(J)=Ofür j/i

res GO verbunden sind, und einer zweiten Logikschaltung AL besteht Die UND-Tore Gl, G2 ...Gi... GS weisen je zwei Eingänge auf, von denen der erste je mit einem Ausgang einer der Speicherzellen SPi, SP2 ... SPS und der zweite je mit einem Ausgang der Logikschaltung AL verbunden ist Dabei ist diese Logikschaltung AL mit den drei Ausgangssignalen u, v, w eines Binärzählers AC beaufschlagt, so daß sich für das zweite, zyklisch angesteuerte Eingangssignal S; (j) des UN D-Tores Gi folgende Formel ergibt:

60

y, Z^=(OOO₁001,010,011,100,101,110,111)

wobei der Binärzähler FC mit dem Taktsignal Sf beaufschlagt ist.

Die Ausgänge des Datenspeichers DS sind je mit fe^r> einem Eingang eines Parallel/Serie-Umschalters PSU verbunden, der aus acht UND-Toren Gl, C2 ... G8, deren Ausgänge mit je einem Eingang eines ODER-To- Si(j)" 1 füry=4u+2v+ w+1

(u. v, w) = (000,001,010,011,100,101,110,111)

wobei der Binärzähler .ACmit dem Taktsignal Sc 2 der Frequenz fc/2 beaufschlagt ist

Die Synchronisierungs-Einrichtung SE nach F i g. 1 weist ferner eine Auswerteschaltung AW auf, die eingangsseitig mit den Taktsignalen Sa Sc 2 und Sc 4 der Frequenzen fc, fc/2 bzw. /c/16 sowie gegebenenfalls mit dem Multiplex-Signal Sp und mit dem Ausgangssignal Sg des ODER-Tores G 0 beaufschlagt ist und ausgangsseuig das synchronisierte PCM-Datensignal Sds abgibt.

Die Synchronisierungs-Einrichtung SE nach F i g. 1 weist zudem eine ausgangsseitig mit dem Binärzähler EC verbundene Rückstellschaltung ÄS auf, deren erster Eingang mit dem zweiten Eingang des UND-Tores G5 verbunden und deren zweiter Eingang mit dem Taktsignal Si beaufschlagt ist.

Die Auswerteschaltung A W nach F i g. 3 weist ein als Serie/Parallel-Wandler arbeitendes erstes Schieberegister SPW auf, dessen Ausgänge mit den Eingängen eines als Parallel/Serie-Wandler arbeitenden zweiten Schieberegisters PSlV verbunden sind. Das erste Schieberegister SPW ist über einen Signaleingang mit dem Ausgangssignal Sgdes ODER-Tores GO (Fig. 1) und über einen Takteingang mit dem PCM-Taktsignal Sc2 der Frequenz /c/2 beaufschlagt. Das zweite Schieberegister PSW ist zudem an seinem Takteingang mit dem Ausgangssignal Sb einer Verteilerschaltung VS und an seinem Steuereingang mit dem als Übergabetaktsignal Ut arbeitenden Taktsignal Sc 4 der Frequenz /c/16 beaufschlagt. Dabei spricht das zweite Schieberegister PSW nur auf die Anstiegsflanke des Taktsignals Sc 4 an.

Die Verteilerschaltung VS (F i g. 3) weist drei UND-Tore G31, G32, G33, einen Inverter /und ein ODER-Tor G 34 auf. Dabei sind je ein erster Eingang der Tore G 31 und G 32 und der Eingang des Inverters J mit dem Taktsignal Sc4 der Frequenz /c/16 und ein erster Eingang des Tores G 33 mit dem Multiplex-Signal Sp beaufschlagt. Die Ausgänge der Tore G 33 und G 32 sind über das ODER-Tor G 34 zusammengefaßt, welches als Ausgangssignal das synchronisierte PCM-Datensignal Sds abgibt. Der zweite Eingang des Tores G 32 ist mit dem Ausgangssignal Se des Schieberegisters PSW beaufschlagt und der zweite Eingang des Tores G 33 mit dem Ausgang des Inverters /verbunden. Der zweite Eingang des Tores G31 ist mit dem PCM-Taktsignal Seder Frequenz /cbeaufschlagt.

Die Rückstellschaltung RS nach Fig.4 gibt ein Rückstellsignal Sr über eine monostabile Kippstufe MF⁰ ab, das eingangsseitig mit dem Ausgangssignal einer Verriegelungsschaltung (Latch) LS beaufschlagt ist, die eingangsseitig einerseits mit dem Ausgang einer Störunterdrückungsschaltung SU und andererseits mit dem Ausgang eines UN D-Tores G 40 verbunden ist.

Das UND-Tor G40 ist einerseits mit dem Ausgangssignal Sa der Logikschaltung AL (Fig. 1) und andererseits mit dem Ausgangssignal SAr' einer Verzögerungsschaltung DL beaufschlagt. Die Eingänge der Störunterdrückungsschaltung SU und der Verzögerungsschaltung DL sind mit dem Ausgang eines Taktdetektors <~D verbunden, dem eingangsseitig das Taktsignal St zugeführt wird.

Der Taktdetektor CD in der Rückstellschaltung RS nach F i g. 4 weist einen Komparator KP auf, dessen erster, über die Parallelschaltung eines Widerstandes R und eines Ladekondensators CL mit einem Bezugspotential verbundener Eingang über die Reihenschaltung einer ersten Diode D 1 und eines weiteren Kondensators C mit dem Taktsignal St beaufschlagt ist, wobei der mit dem Kondensator C verbundene Anschluß der Diode D1 über eine zweite Diode D 2 mit dem Bezugspotential verbunden ist. Dabei ist der zweite Eingang des Komparators KP mit einer Referenzspannungsquelle U_rer verbunden. Der Ausgang des Komparators KPgibt das Signal S* ab.

Die Verzögerungsschaltung DL (Fig.4) weist eine über einen Takteingang mit dem Signal Sk beaufschlagte monostabile Kippstufe MFl auf, deren invertiertes Ausgangssignal dem Eingang eines UND-Tores G 41 zugeführt wird, dessen zweiter Eingang gegebenenfalls über die Reihenschaltung einer geraden Anzahl von Invertern G 42, G 43 mit dem Takteingang der Kippstufe MFl verbunden ist, und dessen Ausgang das verzögerte Signal SJt'abgibt.

Die Verriegelungsschaltung LS (Fig.4) weist ein erstes, ausgangsseitig mit der monostabilen Kippstufe MFO verbundenes NOR-Tor G 44 auf, dessen erster Eingang mit dem Ausgang eines zweiten NOR-Tores G 45 verbunden und dessen zweiter Eingang mit dem Ausgangssignal Sh der Störunterdrückungsschaltung SU beaufschlagt ist. Dabei ist der erste Eingang des zweiten NOR-Tores G 45 mit dem Ausgang des U N D-Tores G 40 und der zweite Eingang mit dem Ausgang des ersten NOR-Tores G 44 verbunden.

Die Störunterdrückungsschaltung SU (F i g. 4) weist eine monostabile Kippstufe MF2 auf, deren invertierter Ausgang mit dem ersten Eingang eines U N D-Tores G 46 und deren Takteingang einerseits mit dem Ausgang eines ersten Inverters G 47 und andererseits gegebenenfalls über die Reihenschaltung einer geraden Anzahl von weiteren Invertern G 48, G 49 mit dem zweiten Eingang des UND-Tores G46 verbunden ist, dessen Ausgang das Signal SA abgibt. Dabei ist der Eingang des ersten Inverters G 47 mit dem Ausgangssignal Si: des Taktdetektors CD beaufschlagt.

Die Kippstufe MF2 der Störunterdrückungsschaltung SU weist eine Zeitkonstante auf, die kleiner ist als die Zeitkonstante der Kippstufe MFI der Verzögerungsschaltung DL· Gegebenenfalls kann die Störunterdrückungsschaltung SU entfallen, indem man sie kurzschließt

Die Synchronisierungs-Einrichtung nach F i g. 1 bis 4 funktioniert nun folgendermaßen:

Das Datensignal Sd und das Taktsignal St treffen gleichzeitig ein oder sind beide nicht vorhanden. Dabei sind jeweils die ersten Impulse des Datensignals Sd Vorläuferimpulse ohne Informationsinhalt von denen man annimmt, daß sie zu stark jitterbehaftet sein können.

In Fig.5 sind die Signale Sd, St. Sk. Sk'. Sa und Sr dargestellt. Das Signal SJt' am Ausgang der Verzögerungsschaltung DL (F i g. 4) ist um eine vorbestimmte Zeit, bei der die Vc^r'äuferimpulse vorhanden sind, kürzer als das Ausgangssignal Sk des Taktdetektors CD. Die Rückstellschaltung V?Sgibt somit einen Rückstellimpuls Sr ab, sobald ein erstes Mal pro Datenpaket das Signal Sa aus der Logikschaltung AL eintrifft, jedoch erst nach der Unterdrückung eines Teils der Vorläuferimpulse.

Die Datensignal-Impulse Sd werden zyklisch mit der Frequenz f\=fd in den Datenspeicher DS eingeschrieben und auch zyklisch, jedoch mit der Frequenz f2 = fc/2 aus dem Datenspeicher DSausgelesen, wobei die Frequenzdifferenz Δί= /"2 — f\ relativ klein ist.

Mit dem Rückstellimpuls Sr (Fig. 1) wird die Logikschaltung EL beim Einschreiben in die Speicherzelle SPl rückgestellt, so daß die Information, die in diesem Moment in die Speicherzelle SPl eingeschrieben wurde, erst vier Takte später ausgelesen wird, wenn <4A=0ist.

1st nun beispielsweise die Frequenz f\ größer als die Frequenz /"2, so werden die Datensignal-Impulse Sd schneller eingeschrieben als ausgelesen und der Abstand zwischen Einschreibe- und Ausleseimpulsen wird kleiner, als wenn Af=Q ist.

1st aber die Frequenz /1 kleiner als die Frequenz /2, so werden die Datensignal-Impulse Sd langsamer eingeschrieben als ausgelesen und der Abstand zwischen Einschreibe- und Ausleseimpulsen wird größer.

Beides ist unbedeutend, wenn die Speicherlänge auf beiden Seiten genügend groß ist. Eine Speicherlänge von ± vier Speicherzellen kann beispielsweise bei 1,024-MHz-Datenfrequenz und einer Datenpaketlänge von 40 ms eine Taktfrequenzdifferenz von etwa 1 · 10~⁴ auffangen, denn (40 ms) χ (ΙΟ-⁴) = 4μ5. Diese 4μ5 entsprechen bei 1 MHz vier Taktimpulsen. Bei jitterbehafteten Datensignalen muß man mehr Speicherzellen vorsehen.

Dieses Verfahren ist überhaupt realisierbar, weil die Datensignale durch Pausen unterbrochen sind, während deren Dauer der Informationsüberlauf aufgenommen werden kann.

In der Auswerteschaltung A W (F i g. 3) werden die Signalimpulse Sg mit der Frequenz /2 = /c/2 eingeschrieben und mit der Frequenz Zc= 2 · /2 ausgelesen. Die Schieberegister SPlVund PSlVder Auswerteschal-

< 5 tung A IVweisen je acht Speicherzellen zur Speicherung von 8-Bit-Worten auf. Dabei erfolgt die Parallel-Übergabe der 8-Bit-Worte beim zweiten Schieberegister PSW (Fig.3) durch das Auswahltaktsignal Sc4 der Frequenz fc/16.

5» Am Ausgang der Verteilerschaltung VS erscheinen alternierend, durch das Auswahltaktsignal Sc 4 gesteuert, ein 8-Bit-Wort aus dem zweiten Speicher PSlV und ein 8-Bit-Wort aus dem Muliipiex-Siguai Sp. Somit ist das Ausgangssignal Sds der Auswerteschaltung A W ein echtes synchronisiertes PCM-DatensignaL vorausgesetzt, daß das Multiplex-Signal Sp aus üblichen 8-Bit-PCM-Worten besteht

Für Anwendungen, bei denen eine Verschachtelung des Datensignals Sd mit einem anderen Multi-

w plex-Signal Sp nicht erwünscht ist kann die Verteilerschaltung VS der Auswerteschaltung AW (Fig.3) entfallen, indem der Takteingang des zweiten Schieberegisters PSlV(F i g. 3) direkt mit dem Taktsignal Seder Taktfrequenz /cund der Eingang für das Übergabetakt-

»5 signal Ut direkt mit dem unterteilten Taktsignal Sc 4 der Frequenz fc/16 beaufschlagt wird.

Die Synchronisierungs-Einrichtung SE nach Fig. 1 kann im allgemeinen mit einem Datenspeicher DS mit i,

Speicherzellen SPi, SP2... SPn aufgebaut sein. Dabei müssen die Zähler ACund £C(Fig. 1) als n-zu-1-Zähler (mod. n) und die Logikschaltungen AL und EL als zyklischer 1-aus-n-Decoder ausgebildet sein; es müssen zudem η UND-Tore G 1, G 2 ... Cn vorhanden sein und das ODER-Tor GO muß η Eingänge aufweisen; das Rückmeldesignal Sa muß das ((n:2)+l)-te Ausgangssignal der Logikschaltung AL sein. Eine bevorzugte Synchronisierungs-Einrichtung könnte beispielsweise mit λ = 24 Speicherzellen realisiert werden.

Die Synchronisierungs-Einrichtung nach F i g. 6 weist einen mit einem Zähler CTverbundenen Hauptspeicher HS mit acht Speicherzellen auf, die eingangsseitig mit je einem Ausgang eines ersten als Serie/Parallel-Wandler arbeitenden Schieberegisters SPR und ausgangsseitig mit je einem Eingang eines zweiten als Parallel/Serie-Wandler arbeitenden Schieberegisters PSR verbunden sind.

In dieser Synchronisierungs-Einrichtung sind zudem eine weitere Rückstellschaltung RS nach Fig.4 und eine weitere Verteilerschaltung VS nach Fig.3 sowie eine Logikschaltung AL und ein Binärzähler ACT vorhanden, die mit den entsprechenden Schaltungen nach F i g. 1 identisch sein können. Dabei gibt der eingangsseitig mit dem Taktsignal Sc 2 der Frequenz fc/2 beaufschlagte Binärzähler ACT drei Ausgangssignale r, s, t ab, die je einem Eingang der Logikschaltung AL zugeführt werden, so daß sich für das Rückmeldesignal 5a (j) dieser Logikschaltung AL folgende Formel ergibt:

Sa(j)=\ füry=4/-+2s+f+l mitSa(J)=Ofür j/a (r, s, t) = (000,001,010,011,100,101,110,111)

Die Rückstellschaltung RS ist eingangsseitig einerseits mit dem Ausgangssignal Sa = Sa (j)der Logikschaltung AL und andererseits mit dem aus dem Datensignal Sd gewonnenen Taktsignal St beaufschlagt. Das Ausgangssignal Sr der Rückstellschaltung wird dem Rückstelleingang des 8-zu-l -(mod. 8 zählenden-)Zählers CT zugeführt, der eingangsseitig ebenfalls mit dem Taktsignal 5/beaufschlagt ist.

Das erste Schieberegister SPR (F i g. 6) ist eingangsseitig einerseits mit dem Datensignal Sd und andererseits mit dem aus diesem Datensignal Sd gewonnenen Taktsignal St beaufschlagt.

Die das synchronisierte PCM-Datensignal Sds abgebende Verteilerschaltung VS (F i g. 6) ist eingangsseitig einmal mit dem Ausgangssignal Se des zweiten Schieberegisters PSR, zum anderen mit dem PCM-Takt- so signal Sc und außerdem mit dem unterteilten PCM-Taktsignal Sc 4 der Frequenz ft/16 beaufschlagt. Ein weiterer, ein Signal Sb abgebender Ausgang der Verteilerschaltung VS ist mit dem Takteingang des zweiten Schieberegisters PSi? verbunden, dessen Eingang für ein Ubergabetaktsignal Ut mit dem unterteilten PCM-Taktsignal Sc 4 beaufschlagt ist

Die Synchronisierungs-Einrichtung nach F i g. 6 funktioniert nun folgendermaßen:

Das Datensignal Sd und das Taktsignal St treffen gleichzeitig ein oder sind beide nicht vorhanden. Dabei sind jeweils die ersten Impulse des Datensignals Sd Vorläuferimpulse ohne Informationsinhalt, von denen man annimmt, daß sie zu stark jitterbehaftet sein können.

In Fig.5 sind die Signale Sd, St, Sk, Sk', Sa und Sr dargestellt Das Signal Sk' am Ausgang der Verzögerungsschaltung DL (Fig.4) ist um eine vorbestimmte Zeil, bei der die Vorläuferimpulse vorhanden sind, kürzer als das Ausgangssignal Sk des Taktdetektors CD.

Die Rückstellschaltung /?S(Fig. 6) gibt somit einen Rückstellimpuls Sr ab, sobald ein erstes Mal pro Datenpaket das Signal Sa aus der Logikschaltung AL eintrifft, jedoch erst nach der Unterdrückung eines Teils der Vorläuferimpulse.

Die Datensignal-Impulse Sd werden im Serie/Parallel-Wandler SPR mit der Frequenz f\ — fd eingeschrieben und mit einer Frequenz f2 = f\ : 8 bzw. f2 = f\ : n, wenn η Speicherzellen vorhanden sind, in den Hauptspeicher WS übertragen. Die Datensignal-Impulse werden sodann mit dem Ubergabetaktsignal Ut vom Hauptspeicher HS in den Parallel/Serie-Wandler PSR übertragen, wobei die Beziehung gilt, daß die Frequenz ft/16 des Übergabetaktsignals Ut ungefähr gleich '/β der Frequenz id des Taktsignals St ist.

Nach der Übergabe werden die Signale mit der Frequenz Ic ausgelesen und gegebenenfalls mit dem Multiplex-Signal Sp verschachtelt.

Diese Synchronisierungs-Einrichtung nach Fig. 6 ist bei einer relativ kleinen Anzahl von benötigten Speicherzellen weniger aufwendig als die Synchronisierungs-Einrichtung gemäß F i g. 1.

Für Anwendungen, bei denen eine Verschachtelung des Datensignals Sd mit einem anderen Multiplex-Signal Sp nicht erwünscht ist, kann die Verteilerschaltung VS der Synchronisierungs-Einrichtung SE (Fig. 6) entfallen, indem der Takteingang des zweiten Schieberegisters PSR direkt mit dem Taktsignal Sc der Taktfrequenz /bund der Eingang für das Ubergabetaktsignal Ut direkt mit dem unterteilten Taktsignal Sc 4 der Frequenz fc/16 beaufschlagt wird.

Die Synchronisierungs-Einrichtung SE nach Fig.6 kann im allgemeinen mit einem Hauptspeicher DS mit η Speicherzellen SP1, SP2 ... SPn aufgebaut sein. Dabei können die Zähler ACT und ECT (Fig.6) als 24-ZU-1 -Zähler (mod. 24) und die Logikschaltung AL als zyklischer l-aus-24-Decoder ausgebildet sein; es muß dabei als Ubergabetaktsignal Ut ein Signal ScJt der Frequenz fc/48 gewählt werden; das Rückmeldesignal Sa muß das ((n+2)+l)-te Ausgangssignal der Logikschaltung AL sein. Eine bevorzugte Synchronisierungs-Einrichtung könnte derart mit /i = 24 Speicherzellen realisiert werden.

Die in der vorliegenden Beschreibung angegebenen Beispiele sind nicht an den konkreten Realisierungen nach den F i g. 1 bis 6 gebunden.

Insbesondere kann der in F i g. 1 dargestellte Datenspeicher DS identisch sein mit dem in F i g. 6 dargestellten Hauptspeicher HS.

im weiteren kann die monostabiie Kippstufe MFQ in der Rückstellschaltung RS (F i g. 4) entfallen, wenn der in Fig. 1 dargestellte Binärzähler ECflankengetriggert arbeitet

Zudem kann diese monostabile Kippstufe AiFO auch ein als Differenzierglied arbeitender Impulsgeber sein.

Außerdem können die in Fig.4 dargestellten monostabüen Kippstufen AiFl und MF2 auch Impulszähler sein.

Ferner muß die Abzapfung des Signals Sa der Logikschaltung AL (Fig. 1 und 5) nicht unbedingt symmetrisch liegen.

Weiter ist die Anzahl π der in F i g. 6 dargestellten Speicherzellen im allgemeinen durch acht teilbar, so daß die Ausgangsimpulsfolge Se aus Paketen von jeweils acht Impulsen besteht Schließlich gilt zwischen der Frequenz des Auswahlsignals Sc 4 und der Frequenz des

Ubergabetaktsignals t/f die Beziehung

((se 4) = k · f(Ut), wobei keine ganze Zahl ist.

Hierzu 4 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Synchronisierungs-Einrichtung für eine PCM-Anlage mit mindestens einem Kanal, bei dem zeitweise keine Signale eintreffen, wobei jedes Datensignal-Paket eine Anzahl Vorläuferimpulse beinhaltet, um daraus die Taktfrequenz abzuleiten, dadurch gekennzeichnet, daß um die Datensignale (Sd) mit der PCM-Taktfrequenz (fc) der Taktsignale (Sender PCM-Anlage zu synchronisieren, ein Hauptspeicher (DS) vorhanden ist, in den die Datensignale (Sd) zyklisch mit der Datensignalfrequenz (fd) eingeschrieben und zyklisch mit einem ersten mit der PCM-Taktfrequenz (fc) phasenstarren Taktsignal (Sc 2) ausgelesen werden, ferner daß die zyklisch ausgelesenen Datensignale (Sg) in ein erstes als Serie/Parallel-Wandler arbeitendes Schieberegister (SPW) eingeschrieben und mit dem ersten mit der PCM-Taktfrequenz (fc) phasenstarren Taktsignal (Sc 2) ausgelesen und in ein zweites als Parallel/Serie-Wandler arbeitendes Schieberegister (PSW) eingeschrieben werden, von dem die Information (Se) mit der PCM-Taktfrequenz selbst (fc) ausgelesen wird, und daß eine Rückstellschaltung (RS) vorhanden ist, welche einen Rückstellimpuls (Sr) abgibt, mit dem jeweils der erste von der Reihe der zyklisch in den Datenspeicher (DS) eingeschriebenen Eingangsimpulse um einige Takte (n: 2) vom Anfangsimpuls von der Reihe der zyklisch aus dem Datenspeicher (DS) ausgelesenen Ausgangsimpulse phasenverschoben wird.

2. Synchronisierungs-Einrichtung für eine PCM-Anlage mit mindestens einem Kanal, bei dem zeitweise keine Signale eintreffen, wobei jedes Datensignal-Paket eine Anzahl Vorläuferimpulse beinhaltet, um daraus die Taktfrequenz abzuleiten, dadurch gekennzeichnet, daß 'im die Datensignale (Sd) mit der PCM-Taktfrequenz (fc) der Taktsignale (Sc) der PCM-Anlage zu synchronisieren, ein to Hauptspeicher (HS) vorhanden ist, in den die Datensignale (Sd) gruppenweise mit einem aus dem Taktsignal (St) der Datensignale (Sd) unterteilten Einschreibetaktsignal (St: n,) eingeschrieben und mit einem mit der PCM-Taktfrequenz (fc)phasenstarren Übergabetaktsignal (Ut) in ein als Parallel/Serie-Wandler arbeitendes Schieberegister (PSR) übertragen werden, von dem die Information (Se) mit der PCM-Taktfrequenz selbst (fc) ausgelesen wird, und daß eine Rückstellschaltung (RS) ™ vorhanden ist, welche einen Rückstellimpuls (Sr) abgibt, mit dem jeweils der erste aus den Datensignalen gebildete Einschreibetakt (St: n) gegenüber dem Übergabetakt (Ut) um einen Bruchteil (1:2) der Wiederholungsperiode dieses Übergabetaktsignals (Ut) phasenverschoben wird.

3. Synchronisierungs-Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine durch ein aus dem PCM-Taktsignal in der Frequenz unterteiltes Auswahlsignal (Sc 4) gesteuerte Verteiler- ω schaltung (VS) vorhanden ist, mit deren Hilfe ein Bitwort aus den mit der PCM-Taktfrequenz selbst herausgelesenen Informationssignalen (Se,/und ein Bitwort aus einem externen Multiplex-Signal (Sp) alternierend verschachtelt werden. ⁶^

4. Synchronisierungs-Einrichtung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, daß in der Rückstellschaltung (RS) ein Taktdetektor (X eine Verzögerungsschaltung (DL), eine Verriegelungsschaltung (LSX ein UND-Tor (G 40) und ein Impulsgeber (MFQ) vorhanden sind, wobei der Taktdetektor (CD) an seinem Ausgang ein Dauersignal (Sk) abgibt, solange an seinem Eingang aus den Datensignalen (Sd) gewonnene Taktsignale (St) eintreffen, ferner daß die Anfangsflanke des Ausgangssignals (SJt^ der Verzögerungsschaltung (DL) um eine vorbestimmte Zeit gegenüber der Anfangsflanke des Ausgangssignals (Sk) des Taktdetektors (CD) verzögert ist, wobei das verzögerte Ausgangssignal (Sk') und ein vom PCM-Taktsignal phasenstarr abgeleitetes Rückmeldesignal (Sa^ über ein UND-Tor (G40) zusammengefaßt werden, und daß die Verriegelungsschaltung (LS) über einen ersten Eingang mit dem Ausgang des UND-Tores (G 40) und über einen zweiten Eingang mit dem Ausgang des Taktdetektors (CD) verbunden ist, um nur ein einziges Mal pro Datenpaket das Rückmeldesigna] (Sa) wirken zu lassen.

5. Synchronisierungs-Einrichtung nach Patentanspruch 4, dadurch gekennzeichnet, daß das Rückstellsignal (Sr) vom Ausgang der Verriegelungsschaltung (LS) über einen Impulsgeber (MFO) geführt wird.

6. Synchronisierungs-Einrichtung nach Patentanspruch 4 oder 5, dadurch gekennzeichnet, daß der zweite Eingang der Verriegelungsschaltung (LS) übet eine Störunterdrückungsschaltung (SU) mit dem Ausgang des Taktdetektors (CD) verbunden ist, wobei die Störunterdrückungsschaltung (SU) mittels einer Verzögerungsstufe (MF2) und eines UND-Tores (G 46) kurze Taktimpulseinbrüche überbrückt.