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Synchronisierungs-Einrichtung
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Die vorliegende Erfindung betrifft eine Synchronisierungs-Einrichtung
für eine PCM-Anlage mit mindestens einem Kanal, auf dem zeitweise keine Signale
eintreffen, wobei jedes Datensignal-Paket eine Anzahl Vorläuferimpulse beinhaltet,
um daraus eine Taktfrequenz abzuleiten.
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Bei der Uebertragung von Informationen nach dem Prinzip der Pulscode-Modulation
(PCM) werden vielfach die Nachrichtenanlagen empfangsseitig mit geeigneten Synchronisierungs-Einrichtungen
synchronisiert. Um solche Synchronisierungs-Einrichtungen ständig in Betrieb zu
halten, werden dauernd periodische Synchronisierungssignale auch dann übertragen,
wenn zeitweise keine Informationen vermittelt werden müssen.
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Eine derartige Synchronisierungs-Einrichtung ist beispielsweise aus
der CH-PS 607 475 bekannt.
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Bei der Daten- und Nachrichtenübertragung über Satellit erweist es
sich aufgrund der unterschiedlichen Laufzeiten der elektromagnetischen Wellen für
die verschiedenen Stationen als notwendig, im Informationsfluss Pausen einzufügen.
Die aus der CH-PS 607 475 bekannte Synchronisierungs-Einrichtung wird dieser Forderung
nicht gerecht. Die Erfindung zeigt demgegenüber einen Weg, um diese Aufgabe zu lösen.
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Dies wird erfindungsgemäss mit einer Synchronisierungs-Einrichtung
erreicht, wie sie in den Ansprüchen gekennzeichnet ist.
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Die Erfindung wird nachfolgend anhand von Zeichnungen beispielsweise
näher erläutert. Dabei zeigen:
FIG. 1 eine erste Ausführungsform
einer erfindungsgemässen Synchronisierungs-Einrichtung, FIG. 2 eine PCM-Anlage,
in der eine solche Synchronisierungs-Einrichtung eingesetzt werden kann, FIG. 3
eine Auswerteschaltung einer solchen Synchronisierungs-Einrichtung, FIG. 4 eine
Rückstellschaltung einer solchen Synchronisierungs-Einrichtung, FIG. 5 ein Zeitdiagramm
für verschiedene Signale, FIG. 6 eine zweite Ausführungsform einer erfindungsgemässen
Synchronisierungs-Einrichtung.
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Die erfindungsgemässe Synchronisierungs-Einrichtung nach FIG. 1 wird
in einer PCM-Anlage nach FIG. 2 verwendet, die nachstehend zuerst beschrieben wird.
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Ueber die Antenne ANT der Anlage nach FIG. 2 werden die über Satellit
gesendeten elektromagnetischen Wellen empfangen, die in der an ihr angeschlossenen
Empfänger-Station ES in bekannter Weise verarbeitet werden. Die Empfänger-Station
ES gibt über einen ersten Ausgang die über Satellit empfangenen Nachrichtensignale
in Form eines digitalisierten Datensignals Sd und über einen zweiten Ausgang ein
aus diesem Datensignal Sd gewonnenes Taktsignal St der Frequenz fd ab.
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Die Synchronisierungs-Einrichtung SE wird eingangsseitig einerseits
mit dem Datensignal Sd und dem Taktsignal St und andererseits mit einem PCM-Taktsignal
Sc der Lokaloszillatorfrequenz fc einer ersten PCM-Station S1 beaufschlagt und gibt
ein synchronisiertes PCM-Datensignal Sds ab, das zur ersten PCM-Station S1 geführt
wird. Die Synchronisierungs-Einrichtung SE ist zudem mit den phasenstarr unterteilten
PCrl-Taktsignalen Sc2 der Frequenz fc/2 und Sc4 der Frequenz fc/16 sowie gegebenenfalls
mit beispielsweise einem aus Signalen aus mehreren Sprachkanälen gebildeten Hultiplex-Signal
Sp beaufschlagt.
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Eine zweite PCM-Station S2 ist in bekannter Weise über eine gegebenenfalls
mit einigen Entzerrern versehene Uebertragungsleitung L mit der ersten PCM-Station
S1 verbunden. Eine PCM-Station kann beispielsweise 32 Kanäle verarbeiten, von denen
30 Sprachkanäle und zwei Hilfskanäle sind. Wenn der über Satellit empfangene Nachrichtenfluss
beispielsweise die Uebertragungskapazität von 16 Kanälen beansprucht, so
können
zusätzlich noch weitere 14 Sprachkanäle mit dem Multiplex-Signal Sp über dieselbe
Uebertragungsleitung L übertragen werden.
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Die Synchronisierungs-Einrichtung SE nach FIG. 1 weist einen aus
acht Speicherzellen SP1, SP2,...SP8 bestehenden Datenspeicher DS auf. Die Dateneingänge
dieser Speicherzellen sind miteinander verbunden und werden mit dem digitalisierten
Datensignal Sd beaufschlagt. Die Takteingänge Al, A2,...Ai,...A8 dieser Speicherzellen
sind je mit einem Ausgang eines Serie-/Parallel-Umschalters SPU verbunden, der aus
einer Logikschaltung EL besteht, die mit den drei Ausgangssignalen x,y,z eines Binärzählers
EC beaufschlagt ist, so dass sich für die zyklisch angesteuerten Takteingänge Ai(j)
folgende Formel ergibt: Ai(j) = 1 für j = 4x + 2y + z + 1 mit Ai(j) = O für j /
i und (x,y,z) = (000, 001, 010, 011, 100, 101, 110, 111) wobei der Binärzähler EC
mit dem Taktsignal St beaufschlagt ist.
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Die Ausgänge des Datenspeichers DS sind je mit einem Eingang eines
Parallel-/Serie-Umschalters PSU verbunden, der aus acht UND-Toren G1, G2,...G8,
deren Ausgänge mit je einem Eingang eines ODER-Tores GO verbunden sind, und einer
zweiten Logikschaltung AL besteht. Die UND-Tore G1, G2,...Gi,...G8 weisen je zwei
Eingänge auf, von denen der erste je mit einem Ausgang einer der Speicherzellen
SP1, SP2,...SP8 und der zweite je mit einem Ausgang der Logikschaltung AL verbunden
ist. Dabei ist diese Logikschaltung AL mit den drei Ausgangssignalen u,v,w eines
Binärzählers AC beaufschlagt, so dass sich für das zweite, zyklisch angesteuerte
Eingangssignal Si(j) des UND-Tores Gi folgende Formel ergibt: Si(j) = 1 für j =
4u + 2v + w + 1 mit Si(j) = O für j = 1 und (u,v,w) = (000, 001, 010, 011, 100,
101, 110, 111) wobei der Binärzähler AC mit dem Taktsignal Sc2 der Frequenz fc/2
beaufschlagt ist.
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Die Synchronisierungs-Einrichtung SE nach FIC. 1 weist ferner eine
Auswerteschaltung AW auf, die eingangsseitig mit den Taktsignalen Sc, Sc2 und Sc4
der Frequenzen fc, fc/2 bzw. fc/16 sowie gegebenenfalls mit dem Multiplex-Signal
Sp und mit dem Ausgangssignal Sg des ODER-Tores GO beaufschlagt ist und ausgangsseitig
das synchronisierte PCM-Daten-
signal Sds abgibt.
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Die Synchronisierungs-Einrichtung SE nach FIG. 1 weist zudem eine
ausgangsseitig mit dem Binärzähler EC verbundene Rückstellschaltung RS auf, deren
erster Eingang mit dem zweiten Eingang des UND-Tores G5 verbunden und deren zweiter
Eingang mit dem Taktsignal St beaufschlaqt ist.
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Die Auswerteschaltung AW nach FIG. 3 weist ein als Serie-/ Parallel-Wandler
arbeitendes erstes Schieberegister SPW auf, dessen Ausgänge mit den Eingängen eines
als Parallel-/Serie-Wandler arbeitenden zweiten Schieberegisters PSW verbunden sind.
Das erste Schieberegister SPW ist über einen Signaleingang mit dem Ausgangssignal
Sg des ODER-Tores GO (FIG. 1) und über einen Takteingang mit dem PCRl-Taktsignal
Sc2 der Frequenz fc/2 beaufschlagt. Das zweite Schieberegister PSW ist zudem an
seinem Takteingang mit dem Ausgangssignal Sb einer Verteilerschaltung VS und an
seinem Steuereingang mit dem als Uebergabetaktsignal Ut arbeitenden Taktsignal Sc4
der Frequenz fc/16 beaufschlagt. Dabei spricht das zweite Schieberegister PSW nur
auf die Anstiegsflanke des Taktsignals Sc4 an.
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Die Verteilerschaltung VS (FIG. 3) weist drei UND-Tore G31, G32,
G33, einen Inverter J und ein ODER-Tor G34 auf. Dabei sind je ein erster Eingang
der Tore G31 und G32 und der Eingang des Inverters J mit dem Taktsignal Sc4 der
Frequenz fc/16 und ein erster Eingang des Tores G33 mit dem Multiplex-Signal Sp
beaufschlagt. Die Ausgänge der Tore G33 und G32 sind über das ODER-Tor G34 zusammengefasst,
welches als Ausgangssignal das synchronisierte PCM-Datenslgnal Sds abgibt. Der zweite
Eingang des Tores G32 ist mit dem Ausgangssignal Se des Schieberegisters PSW beaufschlagt
und der zweite Eingang des Tores G33 mit dem Ausgang des Inverters J verbunden.
Der zweite Eingang des Tores G31 ist mit dem PCM-Taktsignal Sc der Frequenz fc beaufschlagt.
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Die Rückstellschaltung RS nach FIG. 4 gibt ein Rückstellsignal Sr
über eine monostabile Kippstufe MFO ab, das eingangsseitig mit dem Ausgangssignal
einer Verriegelungsschaltung (Latch) LS beaufschlagt ist, die eingangsseitig einerseits
mit dem Ausgang einer Störunterdrückungsschaltung SU und andererseits mit dem Ausgang
eines UND-Tores G40 verbunden ist. Das UND-Tor G40 ist einerseits mit dem Ausgangssignal
Sa der Logikschaltung AL (FIG. 1) und andererseits mit dem Ausgangssignal Sk' einer
Verzögerungsschaltung DL beaufschlagt. Die Eingänge
der Störunterdrückungsschaltung
SU und der Verzögerungsschaltung DL sind mit dem Ausgang eines Taktdetektors CD
verbunden, dem eingangsseitig das Taktsignal St zugeführt wird.
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Der Taktdetektor CD in der Rückstellschaltung RS nach FIG. 4 weist
einen Komparator KP auf, dessen erster, über die Parallelschaltung eines Widerstandes
R und eines Ladekondensators CL mit einem Bezugspotential verbundener Eingang über
die Reihenschaltung einer ersten Diode D1 und eines weiteren Kondensators C mit
dem Taktsignal St beaufschlagt ist, wobei der mit dem Kondensator C verbundene Anschluss
der Diode D1 über eine zweite Diode D2 mit dem Bezugspotential verbunden ist. Dabei
ist der zweite Eingang des Komparators KP mit einer Referenzspannungsquelle Uref
verbunden. Der Ausgang des Komparators KP gibt das Signal Sk ab.
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Die Verzögerungsschaltung DL (FIG. 4) weist eine über einen Takteingang
mit dem Signal Sk beaufschlagte monostabile Kippstufe MF1 auf, deren invertiertes
Ausgangssignal dem Eingang eines UND-Tores G41 zugeführt wird, dessen zweiter Eingang
gegebenenfalls über die einen schaltung einer geraden Anzahl von Invertern G42,
G43 mit dem Takteingang der Kippstufe tlFl verbunden ist, und dessen Ausgang das
verzögerte Signal Sk' abgibt.
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Die Verriegelungsschaltung LS (FIG. 4) weist ein erstes, ausgangsseitig
mit der monostabilen Kippstufe t-1FO verbundenes NOR-Tor G44 auf, dessen erster
Eingang mit dem Ausgang eines zweiten NOR-Tores G45 verbunden und dessen zweiter
Eingang mit dem Ausgangssignal Sh der Störunterdrückungsschaltung SU beaufschlagt
ist. Dabei ist der erste Eingang des zweiten NOR-Tores G45 mit dem Ausgang des UND-Tores
G40 und der zweite Eingang mit dem Ausgang des ersten NOR-Tores G44 verbunden.
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Die Störunterdrückungsschaltung SU (FIG. 4) weist eine monostabile
Kippstufe MF2 auf, deren invertierter Ausgang mit dem ersten Eingang eines UND-Tores
G46 und deren Takteingang einerseits mit dem Ausgang eines ersten Inverters G47
und andererseits gegebenenfalls über die Reihenschaltung einer geraden Anzahl von
weiteren Invertern G48, G49 mit dem zweiten Eingang des UND-Tores G46 verbunden
ist, dessen Ausgang das Signal Sh abgibt. Dabei ist der Eingang des ersten Inverters
G47 mit dem Ausgangssignal Sk des Taktdetektors CD beaufschlagt.
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Die Kippstufe MF2 der Störunterdrückungsschaltung SU weist eine Zeitkonstante
auf, die kleiner ist als die Zeitkonstante der Kippstufe 11F1 der Verzögerungsschaltung
DL. Gegebenenfalls kann die Störunterdrückungsschaltung SU entfallen, indem man
sie kurzschliesst.
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Die Synchronisierungs-Einrichtung nach FIG. 1 bis 4 funktioniert
nun folgendermassen: Das Datensignal Sd und das Taktsignal St treffen gleichzeitig
ein oder sind beide nicht vorhanden. Dabei sind jeweils die ersten Impulse des Datensignals
Sd Vorläuferimpulse ohne Informationsinhalt, von denen man annimmt, dass sie zu
stark jitterbehaftet sein können.
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In FIG. 5 sind die Signale Sd, St, Sk, Sk', Sa und Sr dargestellt.
Das Signal Sk' am Ausgang der Verzögerungsschaltung DL (FIG. 4) ist um eine vorbestimmte
Zeit, bei der die Vorläuferimpulse vorhanden sind, kürzer als das Ausgangssignal
Sk des Taktdetektors CD.
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Die Rückstellschaltung RS gibt somit einen Rückstellimpuls Sr ab,
sobald ein erstes Mal pro Datenpaket das Signal Sa aus der Logikschaltung AL eintrifft,
jedoch erst nach der Unterdrückung eines Teils der Vorläuferimpulse.
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Die Datensignal-impulse Sd werden zyklisch mit der Frequenz fl =
fd in den Datenspeicher DS eingeschrieben und auch zyklisch, jedoch mit der Frequenz
f2 = fc/2 aus dem Datenspeicher DS ausgelesen, wobei die Frequenzdifferenz ß f =
f2 - fl relativ klein ist.
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Mit dem Rückstellimpuls Sr (FIG. 1) wird die Logikschaltung EL beim
Einschreiben in die Speicherzelle SP1 rückgestellt, so dass die Information, die
in diesem Moment in die Speicherzelle SP1 eingeschrieben wurde, erst vier Takte
später ausgelesen wird, wenn = 0 ist.
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Ist nun beispielsweise die Frequenz fl grösser als die Frequenz f2,
so werden die Datensignal-Impulse Sd schneller eingeschrieben als ausgelesen und
der Abstand zwischen Einschreibe- und Ausleseimpulsen wird kleiner, als wenndf =
O ist.
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Ist aber die Frequenz fl kleiner als die Frequenz f2, so werden die
Datensignal-Impulse Sd langsamer eingeschrieben als ausgelesen und der Abstand zwischen
Einschreibe- und Ausleseimpulsen wird grösser.
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Beides ist unbedeutend, wenn die Speicherlänge auf beiden Seiten
genügend gross ist. Eine Speicherlänge von + vier Speicherzellen kann beispielsweise
bei 1,024 MHz-Datenfrequenz und einer Datenpaket-
länge von 40
ms eine Taktfrequenzdifferenz von etwa 1.10-4 auffangen, denn (40 ms) x (10-4) =
4 s. Diese 4 s entsprechen bei 1 Hz vier Taktimpulsen. Bei jitterbehafteten Datensignalen
muss man mehr Speicherzellen vorsehen.
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Dieses Verfahren ist überhaupt realisierbar, weil die Datensignale
durch Pausen unterbrochen sind, während deren Dauer der Informationsüberlauf aufgenommen
werden kann.
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In der Auswerteschaltung AW (FIG. 3) werden die Signal impulse Sg
mit der Frequenz f2 = fc/2 eingeschrieben und mit der Frequenz fc = 2f2 ausgelesen.
Die Schieberegister SPW und PSW der Auswerteschaltung AW weisen je acht Speicherzellen
zur Speicherung von 8-Bit-Worten auf. Dabei erfolgt die Parallel-Uebergabe der 8-Bit-Worte
beim zweiten Schieberegister PSW (FIG. 3) durch das Auswahltaktsignal Sc4 der Frequenz
fc/16.
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Am Ausgang der Verteilerschaltung VS erscheinen alternierend, durch
das Auswahltaktsignal Sc4 gesteuert, ein 8-Bit-ort aus dem zweiten Speicher PSW
und ein 8-Bit-Wort aus dem [lultiplex-Signal Sp. Somit ist das Ausgangssignal Sds
der Auswerteschaltung AW ein echtes synchronisiertes PCrl-Datensignal, vorausgesetzt,
dass das Multiplex-Signal Sp aus üblichen 8-Bit-PCM-Worten besteht.
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Für Anwendungen, bei denen eine Verschachtelung des Datensignals
Sd mit einem anderen Multiplex-Signal Sp nicht erwünscht ist, kann die Verteilerschaltung
VS der Auswerteschaltung AW (FIG. 3) entfallen, indem der Takteingang des zweiten
Schieberegisters PSW (FIG. 3) direkt mit dem Taktsignal Sc der Taktfrequenz fc und
der Eingang für das Uebergabetaktsignal Ut direkt mit dem unterteilten Taktsignal
Sc4 der Frequenz fc/16 beaufschlagt wird.
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Die Synchronisierungs-Einrichtung SE nach FIG. 1 kann im allgemeinen
mit einem Datenspeicher DS mit n Speicherzellen SP1, SP2,...SPn aufgebaut sein.
Dabei müssen die Zähler. AC und EC (FIG. 1) als n-zu-l-Zähler (mod. n ) und die
Logikschaltungen AL und EL als zyklischer l-ausn -Decoder ausgebildet sein; es müssen
zudem n UND-Tore G1, G2,...Gn vorhanden sein und das ODER-Tor GO muss n Eingänge
aufweisen; das Rückmeldesignal Sa muss das ((n:2)+1)-te Ausgangssignal der Logikschaltung
AL sein.
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Eine bevorzugte Synchronisierungs-Einrichtung könnte beispielsweise
mit n = 24 Speicherzellen realisiert werden.
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Die Synchronisierungs-Einrichtung nach FIG. 6 weist einen mit einem
Zähler CT verbundenen Hauptspeicher HS mit acht Speicherzellen auf, die eingangsseitig
mit je einem Ausgang eines ersten als Serie-/Parallel-Wandler arbeitenden Schieberegisters
SPR und ausgangsseitig mit je einem Eingang eines zweiten als Parallel-/Serie-Wandler
arbeitenden Schieberegisters PSR verbunden sind.
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In dieser Synchronisierungs-Einrichtung sind zudem eine weitere Rückstellschaltung
RS nach FIG. 4 und eine weitere Verteilerschaltung VS nach FIG. 3 sowie eine Logikschaltung
AL und ein Binärzähler ACT vorhanden, die mit den entsprechenden Schaltungen nach
FIG. 1 identisch sein können. Dabei gibt der eingangsseitig mit dem Taktsignal Sc2
der Frequenz fc/2 beaufschlagte Binärzähler ACT drei Ausgangssignale r,s,t ab, die
je einem Eingang der Logikschaltung AL zugeführt werden, so dass sich für das Rückmeldesignal
Sa(j) dieser Logikschaltung AL folgende Formel ergibt: Sa(j) = 1 für j = 4r + 2s
+ t + 1 mit Sa(j) = O für j t a und (r,s,t) = (000, 001, 010, 011, 100, 101, 110,
111) Die Rückstellschaltung RS ist eingangsseitig einerseits mit dem Ausgangssignal
Sa = Sa(j) der Logikschaltung AL und andererseits mit dem aus dem Datensignal Sd
gewonnenen Taktsignal St beaufschlagt. Das Ausgangssignal Sr der Rückstellschaltung
wird dem Rückstelleingang des 8-zu-1 (mod. 8- zählenden) Zählers CT zugeführt, der
eingangsseitig ebenfalls mit dem Taktsignal St beaufschlagt ist.
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Das erste Schieberegister SPR (FIG. 6) ist eingangsseitig einerseits
mit dem Datensignal Sd und andererseits mit dem aus diesem Datensignal Sd gewonnenen
Taktsignal St beaufschlagt.
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Die das synchronisierte PCM-Datensignal Sds abgebende Verteilerschaltung
VS (FIG. 6) ist eingangsseitig einmal mit dem Ausgangssignal Se des zweiten Schieberegisters
PSR, zum anderen mit dem PCM-Taktsignal Sc und ausserdem mit dem unterteilten PCM-Taktsignal
Sc4 der Frequenz fc/16 beaufschlagt. Ein weiterer, ein Signal Sb abgebender Ausgang
der Verteilerschaltung VS ist mit dem Takteingang des zweiten Schieberegisters PSR
verbunden, dessen Eingang für ein Uebergabetaktsignal Ut mit dem unterteilten PCM-Taktsignal
Sc4 beaufschlagt ist.
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Die Synchronisierungs-Einrichtung nach FIG. 6 funktioniert nun folgendermassen:
Das Datensignal Sd und das Taktsignal St treffen gleichzeitig ein oder sind beide
nicht vorhanden. Dabei sind jeweils die ersten Impulse des Datensignals Sd Vorläuferimpulse
ohne Informationsinhalt, von denen man annimmt, dass sie zu stark jitterbehaftet
sein können.
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In FIG. 5 sind die Signale Sd, St, Sk, Sk', Sa und Sr dargestellt.
Das Signal Sk' am Ausgang der Verzögerungsschaltung DL (FIG. 4) ist um eine vorbestimmte
Zeit, bei der die Vorläuferimpulse vorhanden sind, kürzer als das Ausgangssignal
Sk des Taktdetektors CD.
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Die Rückstellschaltung RS (FIG. 6) gibt somit einen Rückstellimpuls
Sr ab, sobald ein erstes Mal pro Datenpaket das Signal Sa aus der Logikschaltung
AL eintrifft, jedoch erst nach der Unterdrückung eines Teils der Vorläuferimpulse.
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Die Datensignal-Impulse Sd werden im Serie-/Parallel-Wandler SPR
mit der Frequenz fl = fd eingeschrieben und mit einer Frequenz f2 = fl:8 bzw. f2
= fl:n, wenn n Speicherzellen vorhanden sind, in den Hauptspeicher HS übertragen.
Die Datensignal-Impulse werden sodann mit dem Uebergabetaktsignal Ut vom Hauptspeicher
HS in den Parallel-/Serie-Wandler PSR übertragen, wobei die Beziehung gilt, dass
die Frequenz fc/16 des Uebergabetaktsignals Ut ungefähr gleich 1/8 der Frequenz
fd des Taktsignals St ist.
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Nach der Uebergabe werden die Signale mit der Frequenz fc ausgelesen
und gegebenenfalls mit dem Multiplex-Signal Sp verschachtelt.
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Diese Synchronisierungs-Einrichtung nach FIG. 6 ist bei einer relativ
kleinen Anzahl von benötigten Speicherzellen weniger aufwendig als die Synchronisierungs-Einrichtung
gemäss FIG. 1.
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Für Anwendungen, bei denen eine Verschachtelung des Datensignals
Sd mit einem anderen Multiplex-Signal Sp nicht erwünscht ist, kann die Verteilerschaltung
VS der Synchronisierungs-Einrichtung SE (FIG. 6) entfallen, indem der Takteingang
des zweiten Schieberegisters PSR direkt mit dem Taktsignal Sc der Taktfrequenz fc
und der Eingang für das Uebergabetaktsignal Ut direkt mit dem unterteilten Taktsignal
Sc4 der Frequenz fc/16 beaufschlagt wird.
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Die Synchronisierungs-Einrichtung SE nach FIG. 6 kann im allgemeinen
mit einem Hauptspeicher DS mit n Speicherzellen SP1, SP2,...SPn
aufgebaut
sein. Dabei können die Zähler ACT und ECT (FIG. 6) als 24-zul-Zähler (mod. 24) und
die Logikschaltung AL als zyklischer l-aus-24-Decoder ausgebildet sein; es muss
dabei als Uebergabetaktsignal Ut ein Signal Sck der Frequenz fc/48 gewählt werden;
das Rückmeldesignal Sa muss das ((n+2)+1)-te Ausgangssignal der Logikschaltung AL
sein. Eine bevorzugte Synchronisierungs-Einrichtung könnte derart mit n = 24 Speicherzellen
realisiert werden.
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Die in der vorliegenden Beschreibung angegebenen Beispiele sind nicht
an den konkreten Realisierungen nach den FIG. 1 bis 6 gebunden.
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Insbesondere kann der in FIG. 1 dargestellte Datenspeicher DS identisch
sein mit dem in FIG. 6 dargestellten Hauptspeicher HS.
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Im weiteren kann die monostabile Kippstufe MFO in der Rückstellschaltung
RS (FIG. 4) entfallen, wenn der in FIG. 1 dargestellte Binärzähler EC flankengetriggert
arbeitet.
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Zudem kann diese monostabile Kippstufe MFO auch ein als Differenzierglied
arbeitender Impulsgeber sein.
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Ausserdem können die in FIG. 4 dargestellten monostabilen Kippstufen
MF1 und MF2 auch Impulszähler sein.
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Ferner muss die Abzapfung des Signals Sa der Logikschaltung AL (FIG.
1 und 5) nicht unbedingt symmetrisch liegen.
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Weiter ist die Anzahl n der in FIG. 6 dargestellten Speicherzellen
im allgemeinen durch acht teilbar, so dass die Ausgangsimpulsfolge Se aus Paketen
von jeweils acht Impulsen besteht. Schliesslich gilt zwischen der Frequenz des Auswahlsignals
Sc4 und der Frequenz des Uebergabetaktsignals Ut die Beziehung f(Sc4) = k.f(Ut),
wobei k eine ganze Zahl ist.
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