DE2920490C2 - Datenverarbeitungssystem - Google Patents
DatenverarbeitungssystemInfo
- Publication number
- DE2920490C2 DE2920490C2 DE2920490A DE2920490A DE2920490C2 DE 2920490 C2 DE2920490 C2 DE 2920490C2 DE 2920490 A DE2920490 A DE 2920490A DE 2920490 A DE2920490 A DE 2920490A DE 2920490 C2 DE2920490 C2 DE 2920490C2
- Authority
- DE
- Germany
- Prior art keywords
- connection
- circuit
- memory
- message
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
Die Erfindung betrifft ein Datenverarbeitungssystem, enthaltend eine erste und eine zweit* Verbindungssammelleitung, von denen jede mit mehreren adressierbaren Anschlüssen versehen ist, mit denen Untereinheiten
verbunden sein können; eine Speicher-Untereinheit die mit einem ersten Anschluß der zweiten Sammelleitung
verbunden ist; eine Quellen-Untereinheit welche mit einem zweiten Anschluß der ersten Sammelleitung
verbunden ist und eine Speicher-Anforderungsnachricht zu erzeugen vermag, welche eine Quellen-Identifikationsinformation enthält die zur Identifikation dieser
Quellen-Untereinheit dient; und die erste und zweite Sammelleitung verbindende Sammelleitungs-Verbindungseinrichtungen.
Die Kapazität des Speichers mit wahlfreiem Zugriff ist ein wesentlicher Parameter für die Leistungsfähigkeit eines Datenverarbeitungssystems. Manche Datenverarbeitungssysteme sind in der Lage, mit Speichern
mit wahlfreiem Zugriff unterschiedliche Größen als Bestandteil des Systems zusammenzuarbeiten. Manche
Datenverarbeitungssysteme enthalten ferner eine Anzahl von Untersystemen, welche mehrere Verbindungs·
Sammelleitungen verwenden, die nach dem Zeittelungsprinzip von den verschiedenen Untersystemen benutzt
werden. Speicher-Untersysteme der genannten Art und verschiedene andere Untersysteme können mit solchen
Verbindungs-Sammelleitungen verbunden werden. Ein Datenverarbeitungssystem der genannten Art ist in der
DE-OS 27 19 247 beschrieben. Dieses System enthält mindestens zwei Paare von Sammelleitungs-Verbindungsanschlußschaltungen, um eine Sammelleitungs-
Verbindung zwischen einem anfragenden Untersystem,
welches mit einer ersten Sammelleitung .verbunden ist,
und einem Spejcher-Unters.ystem, welches mit einer
zweiten Sammelleitung verbunden ist, herzustellen, wodurch ermöglicht' wird, daß dem mit der einen
Sammelleitung verbundenen Untersystem nicht nur die ebenfalls mit dieser Sammelleitung verbundenen
Speichereinheiten, sondern' auch die mit anderen
Sammelleitungen des,gleichen Systems verbundenen
Speichereinheiten zur Verfügung stehen. Dieses System Vermeidet "die Kosten; für den. Anschluß weiterer
freistehender Speichereinheiten mit wahlfreiem Zugriff an eine bestimmte Yerbjndungssammelleitung, mit
welcher das eine höhere Speicherkapazität benötigende Untersystem verbunden ist, wenn eine weitere
Speicherkapazität an anderen Verbindungs-Sammelleitungen desgleichen Systems zur Verfügung steht
Nachteilig bei diesem bekannten System ist jedoch,
Nachteilig bei diesem bekannten System ist jedoch,
j'·' daß separate Paare von Sammelleitungs-Verbindungsanschlußschaltungen
für Speicheranforderungsnach-
^ richten und Speicherantwortnachrichten benöt'gt werden,
was einen relativ hohen Aufwand verursacht.
Der Erfindung liegt deshalb die Aufgabe zurunde, ein
Der Erfindung liegt deshalb die Aufgabe zurunde, ein
, Datenverarbeitungssystem der eingangs genannten Art
zu schaffen, in welchem die genannten Nachteile
Γ vermieden werden, d.h. bei welchem mit einem
Ί- Minimum an Aufwand jedem Untersystem die maximal J? mögliche Speicherkapazität des Gesamtsystems zur
S Verfugung steht
F Diese Aufgabe wird durch die im Patentanspruch 1
ΐ definierte Erfindung gelöst
; Ein Ausführungsbeispiel der Erfindung wird im
folgenden anhand von Zeichungen beschrieben. In diesen zeigt
1 F i g. 1 ein Blockschaltbild eines Datenverarbeitungssystems, welches zwei interne Übertragungssammelleitungen
und ein Paar Speicher-Verbindungs-Anschlußschaltungen
enthält um einem anfragenden Untersystem, welches mit einer internen Übertragungssammelleitung
verbunden ist den Zugriff zu einem Speicher-Untersystem zu ermöglichen, welches mit der anderen
internen Übertragungs-Sammelleitung verbunden ist,
' F i g. 2 eine schematische Darstellung eines Nachrich-
, tenformats, welches zur Beschreibung der Arbeitsweise
j des in F i g. 1 dargestellten Ausführun^sbeispiels zweck-
' mäßig ist,
! F i g. 3A -3D die Änderungen in einer Anforderungsnachricht von dem anfordernden Untersystem und die
■ entsprechende Antwort von dem Speicher-Urttersystem
während des Arbeitens des in F i g. 1 dargestellten erfindungsgemäßen Ausführungsbeispiels,
Fig.4 ein detailliertes Blockschaltbild, welches die
beiden Speicher-Verbindungsanschlußschaltungen der F i g. 1 zeigt,
Fig.SA ein Flußdiagramm, welches die Operations·
Fig.SA ein Flußdiagramm, welches die Operations·
* folge veranschaulicht, wenn eine Anforderungsnachricht
von dem anfordernden Untersystem zu dem Speicher-Untersystem in F i g. 1 übertragen wird,
F i g. 5B ein Flußdiagramm, welches die Operationsfolge veranschaulicht, wenn eine Antwortnachricht von
dem Speicher-Untersystem zu dem anfordernden Untersystem in P i g. 1 übertragen wird,
F i g. 6 ein schematisches Logikschaltbild der in F i g. 4 verwendeten Decodierschaltung und
Fig.7 ein schematisches Logikschaltbild einer Sammelleitungs-Anschhißschaltung, welche in dem
anfordernden Untersystenr und in dem Speicher-Untersystem der F i g. 1 enthalten ist.
Eine Beschreibung von Datenverarbeitungssystemen mit mehreren in Zeitteilung arbeitenden internen
Übertragungs-Sammelleitungen, welche mit mehreren Sammelleitungs-Steuereinheiten verbunden und denen
verschiedene Untersysteme zugeordnet sind, wie beispielsweise mit verschiedenen' internen Übertragungs-Sammelleitungen verbundene Speicher-Untersysteme,
und mit diese Sammelleitungen verbindenden Anschlußschaltungen, ist in der obengenannten DE-OS
ίο 27 19 247 enthalten. Ebenso sind in der obengenannten
Patentschrift Einzelheiten der internen Übertragungs-Sammelleitungen, der Sammelleitungs-Steuereinheiten
und verschiedener Untersysteme und örtlicher Sammelleitungs-Anschlußschaltungen,
welche mit den internen
Übertragungs-Sammelleitungen verbunden sind, beschrieben.
Das in Fig. 1 dargestellte System IG enthält in Zeitteilung arbeitende Übertragungs-Sammelleitungen
12 und 14, welche im folgenden der Einfachheit halber
auch als Bus 1 bzw. Bus 0 bezeichvjrt werden. Jede
interne Übertragungs-Sammelieitung wüd dazu verwendet,
um eine Übertragung · von Informationen zwischen verschiedenen Untersystemen, welche mit
diesen verbunden sind, zu bewerkstelligen, wie dies in der obepgenannten deutschen Offenlegungsschrift beschrieben
ist Wie ebenfalls in dieser erläutert, können die mit den internen Übertragungs-Sammelleitungen 12
und 14 verbundenen Sammelleitungs-Steuereinheiten 16 bzw. 18 verschiedene wichtige Sysiemfunktionen
durchführen, wie beispielsweise das Zurverfügungstellen eines Untersystem-Taktes zum Takten aller
Nachrichtenübertragungen auf entsprechenden internen Übertragungs-Sammelleitungen, die Prioritätsprüfung
von auf der internen Übertragungs-Sammelieitung übertragenen Nachrichten und Benachrichtigen der
verschiedenen mit dieser internen Übertragungs-Sammelieitung verbundenen Untersystemen, daß die Priorität
richtig ist Wie in der genannten Offenlegungssvhrift beschrieben, kann die Sammelleitungs-Steuereinheit
auch ein »Geschehens-Journal« führen, in welchem Übet tragungsvorgänge auf der damit verbundenen
internen Übertragungs-Sammelieitung aufgezeichnet werden.
Jede interne Übertragungs-Sammeüeit.ung enthält
♦5 eine Vielzahl von Datenleitungen zum Übertragen von
Nachrichten zwischen verschiedenen Untersystemen und mit dieser Sammelleitung verbundenen Anschlußschaltungen.
Jede interne Übertragungs-Sammelieitung 12 und 14 ist ferner mit einer Anzahl von adressierbaren
so Anschlußstellen versehen, welche jeweils dazu dienen,
eine Verbindung in ein Untersystem oder eine Anschlußschaltung herzustellen. Es sei noch darauf
hmgev.'ieüen, daß bestimmte Anschlußstellen für bestimmte
Arten von Untersystemen innerhalb des gesamten Datenverarbeitungssystems bestimm', sind.
In F i g. 1 sind die Anschlußstellen 8 und 9 für Speicher-Untersysteme reserviert Andere Anschlußstellen
auf dem Bus 1, obwohl dies in Fig. 1 nicht dargestellt ist, weruen zum Verbinden verschiedener
anderer Untersysteme mit dem Bus 1 verwendet, wie dies in der bereits mehrfach erwähnten deutschen
Offenlegungsschrift beschrieben ist. Die in F i g. 1 gezeigte Anschlußstelle 14 wird dazu verwendet, um ein
Üntersystem 24, welches im folgenden gelegentlich auch
f5 als Anforderungs- oder Quellen-Untersystem bezeichnet
wird, mit dem Bus 0 zu verbinden. Das Anforderungs-Untersystem 24 ist ein Untersystem,
beispielsweise ein Prozessor-Untersystem, welches in
• der Lage ist, verschiedene Speicher-Untersysteme aufzurufen, um darin Informationen zu speichern oder
aus diesen Informationen zu entnehmen.
Es sei darauf hingewiesen, daß das Speicher-Untersystem 20 und das Anforderungs-Untersystem 24 in F i g. 1
sogenannte örtliche oder lokale Sammelleitungs-Anschlußschaltungen enthalten, welche im einzelnen in der
erwähnten deutschen Offenlegungsschrift beschrieben sind und welche dazu dienen, die verschiedenen
Untersysteme mit den entsprechenden internen Übertragungs-Sammelleitungen zu verbinden. F i g. 7 zeigt
ein Blockschaltbild einer lokalen Sammelleitungs-Anschlußschaltung 70, welche in einem Untersystem 24
enthalten ist, das entweder ein Anforderung?- oder ein Speicher-Untersystem sein kann. Die lokale Sammelleitungs-Anschlußschaltung 70 enthält einen Eingabepuffer 76 und einen Ausgabepuffer 78, welche mit einer
internen Übertragungs-Sammelleitung 14,4 und mit der Leiteinheit 25 des Üntersystems 24 verbunden sind. Der
Aufbau und der Betrieb der lokalen Sammelleitungs-Anschlußschaltung 70 in Verbindung mit den Systemsignalen, wie den Taktsignalen CK, den Auswählsignalen
SEL, den Anforderungssignalen REQ, den Belegtsignalen BSY und den Steuersignalen CRL über die
Leitungen 80 können von einem Fachmann auf einfache Weise realisiert werden, so daß sich ein näheres
Eingehen darauf erübrigt.
Das Anforderungs-Untersystem 24 ist mit der Anschlußstelle 14 von Bus 0 verbunden. Das Anforderungs-Untersystem 24, welches ein prozessor-orientiertes Untersystem ist, enthält mehrere Register oder
Speicherstellen 24/4,24ßund 24G in welche verschiedene zu dem Bus 0 zu übertragende oder von dem Bus 0
empfangene Nachrichten geleitet werden können. Markierungsbits identifizieren das betreffende Register,
von dem eine Speicheranforderungsnachricht abgegeben wird. Die Leiteinheit 25 ordnet »Markierungsbits«
den von dem Anforderungs-Untersystem 24 übertragenen Nachrichten zu und sie vergleicht Markierungsbits
von von dem Speicher-Untersystem 20 empfangenen Nachrichten mit Markierungsbits, welche vorangehend
den von dem Anforderungs-Untersystem 24 ausgesandten Nachrichten zugeordnet wurden. Die Leiteinheit 25
verwendet solche Markierungsbits dazu, um sicherzustellen, daß eine von dem Speicher-Untersystem 20
kommende Antwortnachricht, welche aufgrund einer bestimmten Speicheranforderungsnachricht erzeugt
wurde, in dasselbe der Register 24/4, 24S, 24C usw. zurückgeleitet wird, von dem die entsprechende
Anforderungsnachricht ursprünglich ausgesandt wurde.
Eine Speicher-Verbindungsanschlußschaltung 30 ist
mit einer Anschlußstelle 8 von Bus 0 verbunden, welche die gleiche Anschlußstellennummer ist, wie die Anschlußstellennummer von Bus 1, mit welchem das
Speicher-Untersystem 20 verbunden ist Die Speicher-Verbindungsanschlußschaltung 30 ist mit der Speicher-Verbindungsanschlußschaltung 28 über ein Kabel 34
verbunden. Die Speicher-Verbindungsanschlußschaltung 28 ist mit der Anschlußstelle 9 von Bus 1
verbunden.
Die zwischen dem Anforderungs-Untersystem 24 und dem Speicher-Untersystem 20 übertragenen Speicherund Antwortnachrichten besitzen alle das in Fig.2
dargestellte Nachrichtenformat Dieses Nachrichtenformat enthält eine Bestimmungsadresse (DA), welche eine
Zwei-Bit-Sammelleitungsnummer und eine Vier-Bit-Anschlußstellennummer enthält Beispielsweise bedeutet die in der Bestimmungsadresse von Fig.2
dargestellte Nummer 08, daß die Nachricht auf den Bus 0 zu übertragen und an die Anschlußstelle 8 adressiert
ist. (Wie im folgenden noch erläutert wird, vird die »0« in der Bestimmungsadresse in eine »1« geändert, wenn
die Speichernachricht auf den Bus 1 übertragen wird.) Der Operationscode OC ist in den Bits 6-24 der
Speichernachricht der F i g. 2 enthalten. Der Operationscode OC ist in der Lage, eine Anzahl von
Operationen anzugeben, einschließlich einer »Spei
cher«-Operation SRE, durch welche in der vom
Untersystem 24 kommenden Nachricht enthaltene Daten in das Speicher-Untersystem 20 eingeschrieben
werden, und einer »Abrufen«-Operation FCH, bei
welcher in dem Speicher-Untersystem 20 gespeicherte
is Informationen ausgelesen werden.
Wie ebenfalls aus Fig. 2 ersichtlich, enthält ein Wort
0 (IVDO) vier Bytes BEO-BE3. Das erste Byte enthält
einen Quellencode (SC) und ein Markierungsbit TB. Die
restlichen drei Byics des Wortes 0 (WDO) und süe vier
Bytes des Wortes 1 (WDl) enthalten Daten und Adresseninformationen. Die Bits 25 — 30 des Bytes 0
(BEO) des Wortes 0 enthalten den Quellencode. Die ersten beiden Bits des Quellencodes enthalten eine
Bus-Nummer und die übrigen drei Bits enthalten eine
Anschlußstellen-Nummer. Die Bits 31 und 32 enthalten
die obenerwähnten Markierungsbits und werden dazu verwendet, das Register oder den Eingabe/Ausgabe-Schaltuv-gspfad im Untersystem 24, von dem die
Speichernachricht ursprünglich übertragen wurde, zu
identifizieren.
Die F i g. 3A und 3B veranschaulichen den Inhalt der
ersten zweiunddreißig Bits einer »Abrufenw-Nachricht (gelegentlich wird diese auch als »Anforderungs-Nachricht« bezeichnet), welche durch das Anforderungs-Un-
tersystem 24 zu dem Speicher-Untersystem 20 übertragen wird. Die F i g. 3C und 3D zeigen eine entsprechende Antwortnachricht, welche von dem Speicher-Untersystem 20 zu dem anfragenden Untersystem 24
zurückübertragen wird. Die Nachricht 60 in Fig.3a
zeigt die Bestimmungsadresse (DA), den Operationscode (OC), den Quellencode (SC), und die Markierungsbits
(TB), weiche in die Anforderungsnachricht 60 durch das Untersystem 24 eingefügt werden, bevor die Anforderungsnachricht 60 auf den Bus 0 übertragen wird. Die
Fig.3B zeigt, wie die Bestimmungsadresse, der Quellencode und die Markierungsbits durch die
Speicher-Verbindungsanschlußschaltung 28 modifiziert
werden, nachdem die Nachricht von dieser empfangen wurde, jedoch bevor sie als Nachricht 62 über den Bus 1
zu dem Speicher-Untersystem 20 übertragen wird. Die F i g. 3C zeigt die Bestimmungsadresse, den Operoiionscode und den Quellencode, welche von dem Speicher-Untersystem 20 für die Antwort-Nachricht 64 (weiche
normalerweise in den übrigen Bytes der Worte 0 und 1
von den in der Anforderungs-Nachricht der Fig.3A
und 3B enthaltenen Daten unterschiedliche Daten enthalten) vor dem Übertragen in die Speicher-Verbindungsanschlußschaltung 28 über den Bus 1 geliefert
werden. Schließlich zeigt die Fig.3D, wie die
Speicher-Verbindungsanschlußschaltung 28 die Bestimmungsadresse, den Operationscode, den Quellencode
und die Tag-Bhs der Antwort-Nachricht 64 modifiziert, bevor sie als Nachricht 66 über die Speicher-Verbindungsanschlußschaltung 30 und den Bus 0 zu dem
anfordernden Untersystem 24 übertragen wird.
Bevor die Arbeitsweise des Systems der F i g. 1 während der Zeit, während der die Anforderungs-Nachricht der F i g. 3A von dem Untersystem 24 übertragen
wird, beschrieben wird, ist es zweckmäßig, die einzelnen Komponenten drtr Speicher-Verbindungsanschlußschaltungen 28 und 30 im einzelnen zu beschreiben. Die
F i g. 4 ist ein detailliertes Blockschaltbild der wichtigsten internen Komponenten der Speicher-Verbindungsanschli-üschaltungen 28 und 30, welche zusammenarbeiten, um die Speicher-Anforderungsnachricht und die
Speicher-Antwortnachricht der F i g. 3A - 3D richtig zu modifizieren und zu übertragen. Wie aus Fig.4
ersichtlich, sind die Speicher-Verbindungsanschlußschaltungen 28 und 30 im wesentlichen identische
Einheiten und es werden deshalb die gleichen Bezugszeichen verwendet, um die verschiedenen
Komponenten und Sammelleitungen derselben zu bezeichnen, jedoch mit dem Unterschied, daß die
Bezugszeichen der Speicher-Verbindungsanschlußschaltung 30 zusätzlich mit einem »/4« und die
Bezugszeichen der Speicher-Verbindungsanschlußschaltung 28 zusätzlich mit dem Buchstaben »ß«
versehen sind. Die Einzelheiten der Speicher-Verbindungsanschlußschaltung 30 werden nun im folgenden
näher beschrieben.
Der Bus 0 (Bezugszeichen 14) ist mit Eingängen einer Gruppe von Eingangspuffern verbunden, welche mit
dem Bezugszeichen 90A bezeichnet sind. Die Eingabepuffer 9OA werden unter Verwendung von »Motorola
MC10170 hex D-Type Master/Slave-Flip-Flops« realisiert. Die den Operationscode-Bits einer Speicher-Nachncht entsprechenden Ausgänge der Eingabepuffer
90/4 werden über eine Gruppe von Leitern, welche mit 96/4 bezeichnet sind, zu Eingängen eines Decodierers
98/4 übertragen, welcher die in Fig.6 im einzelnen
dargestellte Schaltung enthält, die aus acht EXCLUSIV-ODER/NICHT-ODER-(NOR)-Gliedern und verschiedenen zusätzlichen Logikgliedern besteht Der Decodierer 98 erzeugt ein Ausgangssignal RSPSEA auf dem
Leiter XOOA, welches in eine Multiplexschaltung 94/*
eingegeben wird.
Die Multiplexerschattung 94/4 wird unter Verwendung von drei »Motorola MC10158 Zwei-Zu-Eins-Multiplexern« realisiert. Diejenigen Ausgänge der Eingabepuffer 9OA welche den Bits 25 — 32 entsprechen (diese
entsprechen dem Byte 0 des Wortes 0) werden über eine Gruppe von Leitern 92/4 zu den Eingängen der
Multiplexerschaltung 94/4 geleitet Andere Eingänge des Multiplexers 94/4 sind mit einer Gruppe von Leitern
84Λ verbunden, welche mit den Ausgängen von Halteschaltungen 82/4 verbunden sind. Die Halteschaltungen 82/4 werden unter Verwendung von »Motorola
MC 10133 quad Halteschaltungen« realisiert, deren Eingänge mit Leitern von Bus 0 verbunden sind, welche
die Bits des Bytes 0 des Wortes 0 darstellen; diese Leiter sind außerdem mit entsprechenden Ausgängen der
Ausgabepuffer 7OA verbunden. Die Schaltung 86/4,
welche auf ein Signal auf dem Leiter 88/4 anspricht,
erzeugt ein Eingangssignal zu der Halteschaltungseinheit 824, um den Quellencode und die Markierungsbits
einer ankommenden Aufforderungsnachricht zu speichern.
Die Ausgabepufferhalteschaltungen 7OA sind ebenfalls durch Verwendung von »MC 10133 quad
Halteschaltungen« realisiert Die Ausgabepuffer-Halteschaltungen 7OA werden durch ein Signa! FETCHA auf
dem Leiter 75/4 getaktet, welches durch eine Multiplex-
und Decodierschaltung 72A erzeugt wird. Die Multiplex- und Decodierschaltung 72A ist durch Verwendung
von »Motorola MC 10158 Zwei-Zu-Eins-Multiplexern« realisiert Andere Ausgänge der Multiplex- und
Decodierschaltung 72,4 sind über eine Gruppe von Leitern 7SA mit den verschiedenen Eingängen der
Ausgabepufferschaltung 70A verbunden. Die Eingänge der Multiplex- und Decodierschaltung 72/4 sind mit
einer Gruppe von Leitern 8OA verbunden, welche die Ausgänge von Empfangspufferschaltungen 74/4 bilden.
Die Eingänge der Empfangspuffer 74/4 sind mit einer Gruppe von Leitern 34S verbunden, welche zusammen
mit Leitern 34,4 ein zwischen den Speicher-Verbin
dungsanschluß-Schaltungen 28 und 30 verlaufendes
ist durch Verwendung von »Motorola MC 10176 hex
Schaltung ist in Fig.6 im einzelnen dargestellt Die
EXCLUSIV-ODER- und EXCLUSIV-NICHT-ODER-Glieder werden durch integrierte Schaltungen des Typs
MC 10107 von Motorola realisiert. Die ÜND-Giieder werden durch integrierte Schaltungen der Typen
Eine Operationsfolge, in welcher eine Speicher-Aufforderungsnachricht vom Untersystem 24 zu dem
Speicher-Untersystem 20 und eine Antwortnachricht von dem Speicher-Untersystem 20 zu dem Untersystem
24 übertragen wird, wird im folgenden unter Bezugnahme auf die Fig. 1, 3A-3D, 4, 5A und 5B beschrieben.
Eine Anforderungsnachricht 60 wird dann in das entsprechende lokale Sammelleitungs-Anschlußschaltung-Ausgabepuffer der anfragenden Untereinheit 24
geladen (siehe Ausgabepuffer 78 in F i g. 7), und über die Anschlußstelle 14 von Bus 0 von dem Untersystem 24
zur Anschlußstelle 8 von Bus 0 übertragen, wie dies durch den Block 210 in Fig.5A veranschaulicht ist,
nachdem die erforderlichen Formalitäten für den
Zugriff zu Bus 0 erfüllt sind, wie dies durch die Blöcke
202, 204, 206 und 208 der F i g. 5A veranschaulicht ist Die Bestimmungsadressenbits »08« zeigen an, daß der
Bestimmungsort für die Nachricht das Speicher-Untersystem 20 ist, welches mit der Anschlußstelle 8 von Bus 1
verbunden ist. Der Operationscode der Anforderungsnachricht 60 zeigt an, daß die Nachricht eine
Abrufen-Nachricht ist Die Quellencode-Bits »014« zeigen an, daß die Anforderungsnachricht 60 von einem
Untersystem gesendet wird, welches mit dem Bus 0,
Anschlußstelle 14, verbunden ist Die Markierungsbits
(al) geben an, welches der Register 24Λ 24B, 24Cusw.
des Untersystems 24 die Nachricht 60 abgibt Das Byte 0 des Wortes 0 enthält somit eine Information, die
erforderlich ist um das auffordende Untersystem zu
identifizieren, und zwar einschließlich des internen
Registers oder des Eingabe/Ausgabe-Schaltungsweges desselben, von welchem die Anforderungsnachricht
ursprünglich ausgesandt wurde. Diese rnförrnation wird durch die Leiteinheit 25 des Untersystems 24 (welche
von einem Fachmann ohne Schwierigkeiten realisiert werden kann) automatisch eingefügt, bevor sie in den
Ausgabepuffer der lokalen Sammelleitungs-Anschlußschaltung des anfordernden Untersystems 24 geladen
wird. Wie bereits erwähnt, ist es erforderlich, daß das
betreffende Register innerhalb des anfordernder. Untersystems 24 identifiziert wird, so daß dann, wenn
Speicher-Antwortnachrichten in einer Reihenfolge empfangen werden, die von der Reihenfolge der
Übertragung entsprechender Anforderungsnachrichten
abweicht, das anfragende Untersystem feststellen kann,
weiche der ankommenden Antwortnachrichten zu welcher der verschiedenen früheren Anforderungsnachrichten gehören.
Der Zweck der Markierungsbits besteht somit darin, eine »Buchführungs«-Funktion durchzuführen, um
sicherzustellen, daß die Antwortnachricht zu dem richtigen Register oder dem richtigen Eingabe/Ausgabe-Schaltungspfad
des anfordernden Untersystems zurückgelangt, in dem diese zu einem Register weisen,
von dem die zugehörige Anforderungsnachricht ursprünglich abgegeben wurde. Die Anforderungsnachricht
60 wird von der Anschlußstelle 8 von Bus 0 zu der Speicherverbindungs- Anschlußschaltung 30 übertragen,
welche den Operationscode prüft, um festzustellen, ob die Anforderungsnachricht eine Antwort ist. Die
Speicherverbindungs-Anschlußschaltung 30 trifft mit Hilfe des Decodierers 98/1 der F i g. 4 eine Feststellung,
basierend auf dem Operationscode, daß die Anforderungsnachricht 60 nicht selbst eine Speicherantwortnachricht
ist. Da die Nachricht 60 keine Speicherantwortnachricht ist, wird eine logische »0« auf den Leiter
100/4 der F i g. 4 übertragen. Die Nachrichi 60 wird dann
mittels der Multiplexerschaltung 94Λ unverändert zu
dem Empfangspuffer 74/3 der Speicherverbindungs-Anschlußschaltung
28 über die Leiter 34Λ des Kabels 34 übertragen, wie dies durch die Blöcke 212 und 214 der
F i g. 5A veranschaulicht wird.
Die Speicherverbindungs-Anschlußschaltung 28 untersucht die Operationscode-Bits mit Hilfe der Decodierschaltung
in der Multiplex- und Decodierschaltungseinheit 72S und stellt fest, daß eine Speicherantwortnachricht
benötigt wird und überträgt eine »1« auf den Leiter 76ß. Die Schaltung in Block 725 ändert
außerdem das Sammelleitungs-Nummer-Bit der Bestimmungsadresse von 0 zu 1, wie dies in Fig.3B und in
Block 216 der F i g. 5A veranschaulicht ist Außerdem fügt die Speicherverbindungs-Anschlußschaltung immer
die Sammelleitungs- und Anschlußstellen-Nummer der Anschlußstelle, mit welcher sie verbunden ist, in das
Sammelleitungs-Nummern-Bit der Quellencode-Bitstellen jeder Nachricht ein, bevor sie eine solche Nachricht
auf die betreffende Sammelleitung überträgt. Die gleiche Einfügung wird außerdem durch jede lokale
Sammelleitungs-Anschlußschaltung (F i g. 7) durchgeführt,
bevor eine Nachricht auf die mit ihr verbundene Sammelleitung übertragen wird.
Als Ergebnis der Feststellung durch die Speicherverbindungs-Anschlußschaltung
28, daß die Anforderungsnachricht 60 eine Antwortnachricht benötigt, speichert
die Speicherverbindungs-Anschlußschaltung 28 das Byte 0 des Wortes 0, welches den Quellencode (0 14)
und das Markierungsart («1), in der Halteschaltungseinheit 825, wie dies durch den Block 218 in Fig.5A
veranschaulicht wird. Um dies zu erreichen, wird das Byte 0 des Wortes 0 über die Leiter 12 von Bus 1 in die
Halteschaltungen 825 geladen. In der Halteschaltungseiriheit
82B ist eine ausreichende Anzahl von Bits
vorhanden, um das Byte 0 eines Wortes 0 einer vorbestimmten maximalen Anzahl von Speicheranforderungsnachrichten
zu speichern. Jedes dieser Bytes 0 enthält einen Quellencode und ein Markierungsbit
einer separaten korrespondierenden Anforderungsnachricht, und jedes dieser Bytes wird anschließend
wieder in eine entsprechende Antwortnachricht vom Speicheruntersystem 20 eingefügt, wenn diese Antwortnachricht
von dem Speicher-Untersystem 20 zu der Speicherverbindungs-Anschlußschaltung 28 übertragen
wird.
Die Speicherverbindungs-AnschlußschaltuQg 28 fügt
somit ihren eigenen Quellencode (1 9) und eine zweite Markierüngsbit-Nommer («2) in das Byte 0 des Wortes
0 einer Anforden-jngsnachricht 60 ein, wodurch eine
modifizierte Anforderungsnachricht 62 erzeugt wird, wie dies in Fig.3B veranschaulicht ist Das zweite
Markierungsbit («2) ermöglicht der Speicherverbindungs-Anschlußschaltung
28, auf die Speicherstelle in der Halteschaltungseinheit 820 »hinzuweisen«, in
welcher das Byte 0 des Wortes 0 der ursprünglichen Anforderungsnachricht 60 gespeichert ist, wenn die
entsprechende Antwortnaehrieht von der Speicherverbindungs-Anschlußschaltung über Bus 1 empfangen
wird.
Die Speicherverbindungs-Anschlußschaltung 28 überträgt dann die modifizierte Anforderungsnachricht
62 über die Anschlußstelle 9 von Bus 1 zur Anschlußstelle 8 (wie dies durch die Anschlußstellen-Nummer
»8« in den Bestimmungsadressen-Bits der Nachricht 62 gefordert wird) und zum Speicher-Untersystem
20, wie dies aus den Blöcken 220, 222, 224, 226 und 228 des in Fig.SA dargestellten Flußdiagramms
hervorgeht. Der Eingabepuffer der lokalen Sammelleitungs-Anschlußschaltung
(siehe 76 in Fig.7) des Speicher-Untersystems 20 empfängt die modifizierte
Anforderungsnachricht 62. Das Speicher-Untersystem 20 ruft dann eine Speicherstelle auf, welche durch die in
der modifizierten Anforderungsnachricht 62 enthaltene Adresseninformation bezeichnet wird, und liest den
Inhalt dieser Speicherstelle aus. Wie durch den Block 230 in Fig.5B veranschaulicht, erzeugt das Speicher-Untersystem
20 eine Antwortnachricht 64 (Fig.3C)
durch Einsetzen der Quellencode-Bits (1 9) der modifizierten
Anforderungsnachricht 62 in die Bestimmungsadressen-Bitstellen der Speicherantwortnachricht; außerdem
lädt das Speicher-Untersystem 20 die Bestimmungsadressen-Bits (1 8) der modifizierten Anforde-
rungsnachricht 62 automatisch in die Quellencode-Bitstellen
der Antwortnaehrieht 64. Die Markierungsbits («2) der modifizierten Anforderungsnachricht 62
werden ebenfalls in die Markierungs-Bitstellen der Antwortnaehrieht 64 geladen. Die Schaltungsanordnung
zur Durchführung dieser Operationen kann einen herkömmlichen Aufbau besitzen und kann durch einen
Fachmann ohne Schwierigkeiten realisiert werden, so daß sich eine nähere Beschreibung derselben erübrigt.
Wie aus den Blöcken 232,234, 236, 238,240, 242 und
244 des in Fig.5B dargestellten Flußdiagramms
hervorgeht, wird dann die Antwortnaehrieht 64 über die Anschlußstelle 8 von Bus I zu derjenigen Anschlußstelle
von Bus 1 übertragen, welche durch die Bestimmungsadresse der Antwortnaehrieht 64 bezeichnet wird,
nämlich zur Anschlußstelle 9, wobei die Antwortnaehrieht 64 in den Eingabepuffer 90S (Fig.4) der
Gpeicherverbindungs-Anschlußschaltung 28 geladen wird.
Der Decodierer 985 prüft die Operationscode-Bits
Der Decodierer 985 prüft die Operationscode-Bits
der Nachricht 64, stellt fest, daß die Nachricht 64 eine
Antwort ist, erzeugt eine logische »1« auf dem Leiter 1005 und bewirkt (wie im vorangehenden beschrieben),
daß die Markierungsbit-Nachricht («2) das zuvor gespeicherte Byte 0 des Wortes 0 der Anforderungs-
nachncht 60 von der entsprechenden Stelle der
Halteschaltungseinheit 825 aufzeigt bzw. auswählt Das Signal auf dem Leiter 1005 bewirkt, daß das den
ursprünglichen Quellencode (0 H) und das ursprüngliche Markierungsbit («1) enthaltende gespeicherte Byte
0 durch due Multiplexschaltung 945 auf die Kabelleiter
345 gegeben werden. Nachdem die Decodierschaltung 985 festgestellt hat, daß die Nachricht 64 eine
Speicherantwortnachricht ist, modifiziert sie die Ant-
wortnachricht 64 durch Einfügen der gespeicherten
ursprünglichen Quellencodebits (0 14) in die Bestim-•nungsadressen-Bits
der modifizierten Speicherantwort-{ nachricht 66 und durch Einfügen des gespeicherten
Markierungsbits «1 in die Markierungsbitstellen der ! modifizierten Antwortnachricht 66, wie dies durch den
f| Block 246 in F i g. 5B veranschaulicht ist. Die modifizieri:
te Antwortnachricht wird dann über die Kabelleiter 345
zu den Empfangspuffern 74/4 der Speicherverbindungs-Anschlußschaltung
30 übertragen, wie dies durch die Blöcke 248 und 250 in F i g. 5B veranschaulicht wird. Die
Multiplexer- und Decodierschaltung 72/4 untersucht dann den Operationscode und stellt fest, daß keine
Antwort erforderlich ist und überträgt die modifizierte Antwortnachricht 66 der F i g. 2D über die Ausgabepuffer
7OA zum Bus 0 über die Anschlußstelle 8 und von dort zu der Anschlußstelle 14, wie dies durch die
Anschlußstellen-Nummer (14) der Bestimmungsadresse der modifizierter! A.ntwortp.schricht 66 an^^cbc wird.
Diese Operationsfolge wird durch die Blöcke 254, 256, 258 und 260 uer F i g. 5B veranschaulicht. Die Leiteinheit
25 des anfordernden Untersystems 24 untersucht das Markierungsbit (λΙ), und leitet die Speicherantwortnachricht
66 zu dem entsprechenden der Register 24/4, 24Ö, 24C usw. An dieser Stelle wird die in der
Antwortnachricht 66 enthaltene Information in einer vorbestimmten Weise durch andere bekannte Schaltungen,
welche nicht näher beschrieben und für die vorliegende Erfindung ohne Bedeutung sind, verarbeite?.
Die in den F i g. 1 und 4 dargestellte Speicherverbindungs-Anschlußschaltung
ermöglicht es somit, einem anfordernden oder Quellen-Untersystem, welches mit dem Bus 0 verbunden ist, eine Vielzahl von Speicheranforderungsnachrichten
zu dem mit dem Bus 1 1 verbundenen Speichersystem 20 über die Speicherverbindungs-Anschlußschaltungen
30 und 28 und das Kabel 34 zu übertragen. Die zugehörigen Antwortnachrichten können über den gleichen Weg (d. h. über die
Speicherverbindungs-Anschlußschaltungen 28 und 30 und das Kabel 34) zu dem anfragenden Untersystem 24
in einer anderen als der ausgesandten Reihenfolge zurückübertragen werden. Somit wird der in der
eingangs erwähnten deutschen Patentschrift erforderliche separate Speicheranforderungsnachrichtenweg und
• Speicherantwortnachrichtenweg und die zugeordneten
' Schaltungskomponenten vermieden, was zu einer
wesentlichen Einsparung führt. Eine Erweiterung der einem anfragenden Untersystem zugänglichen
Speicherkapazität kann somit ohne zusätzliche freistehende Speichereinheiten und weitere die Sammelleitung
verbindende Systeme erreicht werden.
In den folgenden Tabellen sind die in den Flußdiagrammen
der F i g. 5A und 5B dargestellten verschiedenen Schritte wiedergegeben.
Tabelle-(Fig.5A)
200 Erzeugte Nachricht
202 Lade in lokales Bus-Anschlußschaltungs-(LBA)-
Ausgabepuffer
|0 204 Ist Bestimmungsstelle (Anschluß 8 Bus 0) belegt?
|0 204 Ist Bestimmungsstelle (Anschluß 8 Bus 0) belegt?
206 Fordere Benutzung vom Bus 0
208 Forderung gewährt?
210 Übertrage über Bus 0 zu Anschluß 8 und lade Eingabepuffer von Speicher-Verbindungsanschlußschaltung
(SVA)
212 Übertrage über Kabel zu SVA auf Bus 1
214 Lade in Speicher-Nachrichtenpuffer
216 Andere Bits der Bestimmungsadresse von Bus 0 in
Busl
218 Speichere Byte 0 in Halteschaltungen — füge
218 Speichere Byte 0 in Halteschaltungen — füge
neuen Quellencode und Markierungsbits ein
220 LadeSVA-Ausgabepuffer
222 Ist Bestimmungsstelle (Anschluß 8 Bus 1) belegt?
224 Fordere Benutzung von Bus 1
226 Benutzung gewährt?
220 LadeSVA-Ausgabepuffer
222 Ist Bestimmungsstelle (Anschluß 8 Bus 1) belegt?
224 Fordere Benutzung von Bus 1
226 Benutzung gewährt?
228 Übertrage über Bus 1 zu Anschluß 8 und lade Eingabepuffer von LBA
Tabelle 2 (F ig. 5B)
230 Setze Quellencode von empfangener Nachricht in Bestimmungscodestelle ein
232 Nennt Bestimmungscode Bus 1 ?
234 Sende Nachricht zu benanntem Anschluß von Bus 1 236 Richte Nachricht an Anschluß 9 von Bus 1
238 Ist Bestimmungsstelle (Anschluß 9 Bus 1) belegt?
240 Fordere Benutzung von Bus 1
242 Forderung gewährt?
244 Übertrage über Bus 1 an Anschluß 9 und lade Eingabepuffer von SVA
246HoIe gespeichertes Byte 0 von Halteschaltungen und lade ursprünglichen Quellencode in Bestimmungsadressenbits
248 Übertrage über Kabel zu SVA von Bus 0
250 Lade in Speicher-Nachrichtenpuffer
250 Lade in Speicher-Nachrichtenpuffer
252 Lade SVA-Ausgabepuffer
254 Ist Bestimmungsanschluß belegt (Anschluß 14 Bus 0)?
256 Fordere Benutzung von Bus 0
J0 258 Forderung gewährt?
J0 258 Forderung gewährt?
260 Übertrage über Bus 0 zu Anschluß 14
Hierzu 5 Blatt Zeichnungen
Claims (10)
1. Datenverarbeitungssystem, enthaltend eine
erste und eine weite Yerbindurigssammelleitung,
von denen jede mit mehreren adressierbaren Anschlüssen versehen ist, mit denen Untereinheiten
verbunden werden können, eine Speicher-Untereinheit, die mit einem ersten Anschluß der zweiten
Verbindungssammelleitung verbunden ist, eine Quel- )<
> len-Untereinheit, weiche mit einem zweiten Anschluß der ersten Verbindungssammelleitung verbunden ist und eine Speicheranforderungs-Nachricht zu erzeugen vermag, die eine erste Quellen-Identifikationsinfonnation enthält, die zur Identifi- 1S
kation dieser Quellen-Untereinheit dient, und erste und zweite Verbindungs-Anschlußschaltungen, die
mit der ersten bzw. zweiten Verbindungssammelleitung gekoppelt sind, dadurch gekennzeichnet, daßjdie zweite Verbindungs-Anschlußschal-
lung (23) folgende Einheiten enthält: Eine Decodierschaltung (72£f) zum Feststellen, wenn die genannte
Speicher-Anforderungsnachricht eine Speicherantwortnachricht von dem Speicher-Untersystem (20)
benötigt, und eine Halteschaltungseinheit (825; zum
Speichern der genannten ersten Quellen-Identifikationsinformation, wenn die genannte Speicherantwortnachricht benötigt wird, wobei die zweite
Verbindungs-Anschlußschaltung (28) die Speicher-Anforderungsnachricht modifizieren kann, so daß
diese eine zveite Quellen-ldentifikationsnachricht
enthält, die die Position der eespeicherten ersten
Quellen-ldentifikationsnachricnt darstellt, und die
modifizierte Speicher-Aniorderungsnachricht zu dem genannten Speicher-Untersystem (20) über die
zweite Verbindungssammelleitung (12) übertragen kann.
2. Datenverarbeitungssystem nach Anspruch I1
dadurch gekennzeichnet, daß die zweite Verbindungs-Anschlußschaltung (28) eine Eingangspuffer- *°
schaltung (9OuJ zum Aufnehmen der genannten
Speicherantworl-Nachricht sowie eine Multiplexerschaltung (94 ß; zum Modifizieren der empfangenen
Speicherantwortnachricht besitzt, so daß diese die gespeicherte erste Quellen-ldentifikationsinformation enthält
- 3. Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet, daß die erste Verbindungs-Anschlußschaltung (28) eine Ausgangspufferschal·
tung {70BJ enthält, um die modifizierte Speicherant· &
wort-Nachricht an die erste Verbindungssammelleitung (14) zu übertragen.
4. Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß die erste und zweite
Verbindungs-Anschlußschaltung (28,30) mit dritten und vierten adressierbaren Anschlüssen der ersten
(14) bzw. zweiten (12) Verbindungssammelleitung gekoppelt sind, wobei die zweite Quellen* Identifikationsinformation eine die Adresse des genannten
vierten Anschlusses darstellende Information ent' 6"
hält.
5. Datenverarbeitungssystem nach Anspruch 4, dadurch gekennzeichnet, daß der dritte Anschluß
der ersten Verbindungssammelleitung (14) die gleiche Anschlußadresse wie der erste Anschluß der
zweiten Verbindungssammelleitung (12) aufweist.
6. Datenverarbeitungssystem nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die
genannte Decodiereinbejt {72B) zur Decodierung
eines in der genannten Anforderungsnachricht enthaltenen Operationscodes dient, um festzustellen,
wenn die genannte Antwortnachricht benötigt wird,
7. Datenverarbeitiwgssystem nach einem der
Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die genannte erste yerbindungsanscWußschaltung (30)
den gleichen Aufbau wie die genannte zweite VerbindungsanscbluBschaJtung (28) aufweist
8. Datenverarbeitungssystem nach einem der vorangehenden Ansprvche, dadurch, gekennzeichnet, daß das Quellen-Untersystem mehrere individuelle Stellen (24Λ bis 24Q aufweist, weiche selektiv in
der Lage sind, die Speicheranforderungsnachricht zu erzeugen, und wobei die erste Quellen-IdentiFikationsinformation einen ersten Teil, welcher diejenige
der genannten individuellen Stellen (24Λ bis 24Cj
identifiziert, welche die Speicheranforderungsnachricht liefert, Und einen zweiten, den genannten
zweiten Anschluß identifizierenden Teil enthält
9. Datenverarbeitungssystem nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das
genannte Quellen-Untersystem (24) eine Leiteinheit (25) enthält, um die genannte Speicherantwortnachricht zu derjenigen der individuellen Stellen (24/1 bis
24Q zu leiten, weiche durch den genannten ersten Quellen-Identifikutionsinformation identifiziert
wird.
10. Datenverarbeitungssystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Speicheranforderungsnachricht eine
Bestimmungsinformation enthält, welche die Adresse des genannten ersten Anschlusses beinhaltet
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/908,183 US4205373A (en) | 1978-05-22 | 1978-05-22 | System and method for accessing memory connected to different bus and requesting subsystem |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2920490A1 DE2920490A1 (de) | 1979-11-29 |
DE2920490C2 true DE2920490C2 (de) | 1983-05-05 |
Family
ID=25425331
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2920490A Expired DE2920490C2 (de) | 1978-05-22 | 1979-05-21 | Datenverarbeitungssystem |
Country Status (5)
Country | Link |
---|---|
US (1) | US4205373A (de) |
JP (1) | JPS54152928A (de) |
DE (1) | DE2920490C2 (de) |
FR (1) | FR2426937B1 (de) |
GB (1) | GB2021824B (de) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4527237A (en) * | 1979-10-11 | 1985-07-02 | Nanodata Computer Corporation | Data processing system |
US5146572A (en) * | 1980-11-17 | 1992-09-08 | International Business Machines Corporation | Multiple data format interface |
US4520452A (en) * | 1982-03-16 | 1985-05-28 | Burroughs Corporation | Memory selection in a multiple line adapter organization |
CA1184312A (en) * | 1982-03-16 | 1985-03-19 | Richard A. Loskorn | Memory selection in a multiple line adapter organization |
US4667305A (en) * | 1982-06-30 | 1987-05-19 | International Business Machines Corporation | Circuits for accessing a variable width data bus with a variable width data field |
US4751727A (en) * | 1982-09-30 | 1988-06-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
US4713834A (en) * | 1982-09-30 | 1987-12-15 | American Telephone And Telegraph Company, At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
US4626634A (en) * | 1982-09-30 | 1986-12-02 | At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
US4663729A (en) * | 1984-06-01 | 1987-05-05 | International Business Machines Corp. | Display architecture having variable data width |
US4766564A (en) * | 1984-08-13 | 1988-08-23 | International Business Machines Corporation | Dual putaway/bypass busses for multiple arithmetic units |
CA1239227A (en) * | 1984-10-17 | 1988-07-12 | Randy D. Pfeifer | Method of and arrangement for ordering of multiprocessor operations in a multiprocessor system |
US4768145A (en) * | 1984-11-28 | 1988-08-30 | Hewlett-Packard Company | Bus system |
US4787029A (en) * | 1986-09-29 | 1988-11-22 | Gte Communication Systems Corporation | Level converting bus extender with subsystem selection signal decoding enabling connection to microprocessor |
US4890254A (en) * | 1987-03-11 | 1989-12-26 | Aristacom International, Inc. | Clock disabling circuit |
US4958342A (en) * | 1987-03-11 | 1990-09-18 | Aristacom International, Inc. | Adaptive digital network interface |
US4882727A (en) * | 1987-03-11 | 1989-11-21 | Aristacom International, Inc. | Adaptive digital network interface |
US5029074A (en) * | 1987-06-29 | 1991-07-02 | Digital Equipment Corporation | Bus adapter unit for digital processing system |
US4935894A (en) * | 1987-08-31 | 1990-06-19 | Motorola, Inc. | Multi-processor, multi-bus system with bus interface comprising FIFO register stocks for receiving and transmitting data and control information |
GB2211326B (en) * | 1987-10-16 | 1991-12-11 | Hitachi Ltd | Address bus control apparatus |
US5093807A (en) * | 1987-12-23 | 1992-03-03 | Texas Instruments Incorporated | Video frame storage system |
US5587962A (en) * | 1987-12-23 | 1996-12-24 | Texas Instruments Incorporated | Memory circuit accommodating both serial and random access including an alternate address buffer register |
US5081576A (en) * | 1988-03-24 | 1992-01-14 | Encore Computer U.S., Inc. | Advance polling bus arbiter for use in multiple bus system |
US5138703A (en) * | 1988-03-31 | 1992-08-11 | Kabushiki Kaisha Toshiba | Method of and apparatus for expanding system bus |
US4987529A (en) * | 1988-08-11 | 1991-01-22 | Ast Research, Inc. | Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters |
EP0357075A3 (de) * | 1988-09-02 | 1991-12-11 | Fujitsu Limited | Datensteuerungsvorrichtung und System mit Anwendung dieser Vorrichtung |
US5191657A (en) * | 1989-11-09 | 1993-03-02 | Ast Research, Inc. | Microcomputer architecture utilizing an asynchronous bus between microprocessor and industry standard synchronous bus |
US5243703A (en) * | 1990-04-18 | 1993-09-07 | Rambus, Inc. | Apparatus for synchronously generating clock signals in a data processing system |
US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
EP0994420B1 (de) * | 1990-04-18 | 2006-01-04 | Rambus Inc. | DRAM Halbleiter Vorrichtung |
US5369748A (en) * | 1991-08-23 | 1994-11-29 | Nexgen Microsystems | Bus arbitration in a dual-bus architecture where one bus has relatively high latency |
US5341495A (en) * | 1991-10-04 | 1994-08-23 | Bull Hn Information Systems, Inc. | Bus controller having state machine for translating commands and controlling accesses from system bus to synchronous bus having different bus protocols |
JP3524110B2 (ja) * | 1992-11-06 | 2004-05-10 | 株式会社ルネサステクノロジ | マイクロコンピュータシステム |
US5649127A (en) * | 1994-05-04 | 1997-07-15 | Samsung Semiconductor, Inc. | Method and apparatus for packing digital data |
US5905961A (en) * | 1997-02-05 | 1999-05-18 | Motorola, Inc. | Method and apparatus for managing remote unit increased power transmission during location |
US6185651B1 (en) | 1997-11-05 | 2001-02-06 | Compaq Computer Corp | SCSI bus extender utilizing tagged queuing in a multi-initiator environment |
KR100261218B1 (ko) * | 1997-12-08 | 2000-07-01 | 윤종용 | 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치 |
US6141710A (en) * | 1998-12-15 | 2000-10-31 | Daimlerchrysler Corporation | Interfacing vehicle data bus to intelligent transportation system (ITS) data bus via a gateway module |
US6658519B1 (en) * | 2000-07-28 | 2003-12-02 | International Business Machines Corporation | Bus bridge with embedded input/output (I/O) and transaction tracing capabilities |
US7013355B2 (en) * | 2003-01-09 | 2006-03-14 | Micrel, Incorporated | Device and method for improved serial bus transaction using incremental address decode |
US20070027485A1 (en) * | 2005-07-29 | 2007-02-01 | Kallmyer Todd A | Implantable medical device bus system and method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3932841A (en) * | 1973-10-26 | 1976-01-13 | Raytheon Company | Bus controller for digital computer system |
US3940743A (en) * | 1973-11-05 | 1976-02-24 | Digital Equipment Corporation | Interconnecting unit for independently operable data processing systems |
US3890471A (en) * | 1973-12-17 | 1975-06-17 | Bell Telephone Labor Inc | Loop data transmission arrangement employing an interloop communication terminal |
US4041472A (en) * | 1976-04-29 | 1977-08-09 | Ncr Corporation | Data processing internal communications system having plural time-shared intercommunication buses and inter-bus communication means |
-
1978
- 1978-05-22 US US05/908,183 patent/US4205373A/en not_active Expired - Lifetime
-
1979
- 1979-05-18 GB GB7917367A patent/GB2021824B/en not_active Expired
- 1979-05-21 DE DE2920490A patent/DE2920490C2/de not_active Expired
- 1979-05-21 JP JP6162379A patent/JPS54152928A/ja active Granted
- 1979-05-22 FR FR7913019A patent/FR2426937B1/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54152928A (en) | 1979-12-01 |
GB2021824A (en) | 1979-12-05 |
GB2021824B (en) | 1982-02-10 |
DE2920490A1 (de) | 1979-11-29 |
JPS6250862B2 (de) | 1987-10-27 |
US4205373A (en) | 1980-05-27 |
FR2426937A1 (fr) | 1979-12-21 |
FR2426937B1 (fr) | 1986-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2920490C2 (de) | Datenverarbeitungssystem | |
DE2719247C3 (de) | Datenverarbeitungssystem | |
DE68928316T2 (de) | Vorrichtung zur anteiligen nutzung von betriebsmitteln eines hauptrechners zwischen einer vielzahl von entfernten rechnern | |
DE2913288C2 (de) | Multiprozessoranlage mit einer Vielzahl von Prozessorbausteinen | |
DE2214769C2 (de) | Zeitmultiplex-Vermittlungsanlage | |
DE2132250C3 (de) | Datenübertragungssystem | |
DE2332734A1 (de) | Datenverarbeitungssystem | |
DE3126721A1 (de) | "datenverarbeitungsgeraet mit einem programmierbaren festspeicher" | |
EP0156339A2 (de) | Verfahren und Anordnung zum Herstellen und Betreiben einer Zeitvielfach-Breitbandverbindung in einer Zeitvielfach-Vermittlungsstelle | |
EP0329005A1 (de) | Verfahren zum Einrichten von über Koppelvielfache einer mehrstufigen Koppelanordnung verlaufenden virtuellen Verbindungen | |
DE1774039A1 (de) | Rechner | |
DE68909117T2 (de) | Vermittlungssystem zum Vermitteln von sowohl paketorientierten Daten als auch von durchschaltorientierten Daten. | |
DE2918086A1 (de) | Verfahren zur herstellung von konferenzverbindungen zwischen jeweils drei konferenzteilnehmern in einem pcm-zeitmultiplexvermittlungssystem | |
DE1774053A1 (de) | Digitaldaten-UEbertragungssystem | |
DE3788417T2 (de) | Verfahren zur Datenübertragungssteuerung. | |
DE2914665C2 (de) | Fernmeldesystem, insbesondere Bildschirmtext-System, sowie teilzentraler und dezentraler Schaltungsbaustein für dieses System | |
DE1960278A1 (de) | Pufferung von Steuerwort- und Datenwort-Systemspeicheruebertragungen in einem UEbertragungssystem-Steuerspeicher | |
DE2732068C3 (de) | Schaltungsanordnung zur Steuerung des Informationsaustauschs zwischen den peripheren Einrichtungen und der zentralen Steuereinrichtung einer Fernmelde-, insbesondere Fernsprechvermittlungsanlage | |
DE3328996A1 (de) | Dynamisch steuerbarer adressierschaltkreis | |
DE2314733A1 (de) | Verfahren und schaltungsanordnung zur warteschlangenbildung | |
DE1277302B (de) | Signalverfahren fuer ein Fernmeldenetz mit mehreren Verkehrsarten, wie Fernsprechen,Datenuebertragung und Fernschreiben | |
DE1424746A1 (de) | Datenverarbeitungsanlage | |
DE2027916A1 (de) | Datenubertragungsverfahren und anlage | |
DE69516817T2 (de) | Peripheriegerät zur Ausführung von Bitfeldbefehlen | |
DE2629800A1 (de) | Schaltungsanordnung zur erholung nach einer stoerung des verarbeiterspeichers in einer zeitmultiplex-nachrichtenvermittlungsanlage |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |