DE2814081A1

DE2814081A1 - Schaltungsanordnung zur uebergabe von seriellen datenstroemen zwischen zwei plesiochron getakteten systemen

Info

Publication number: DE2814081A1
Application number: DE19782814081
Authority: DE
Inventors: Roland Roehrbein
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1978-04-01
Filing date: 1978-04-01
Publication date: 1979-10-11
Also published as: DE2814081C2

Description

Schaltungsanordnung zur Übergabe von seriellen Daten-
strömen zwischen zwei plesiochron getakteten Systemen Die Erfindung betrifft eine Schaltungsanordnung mit Serienparallel-, Parallelserienwandler und Zähler zur Übergabe von seriellen Datenströmen zwischen zwei plesiochron.getakteten Systemen. Derartige Schaltungsanordnungen sind beispielsweise in Zeitmultiplex-Übertragungssystemen erforderlich, indem sie den Datenstrom des Multiplexsystems an die Datenendeinrichtung anpassen. Durch das Multiplexsystem werden mehrere Datenströme kleiner Übertragungsrate zeitverschachtelt zu einem Datenstrom sehr hoher übertragungsrate zusammengefaßt und nach der Übertragung kanalmäßig wieder aufgetrennt. Dabei ist jedem Kanal ein bestimmter, s-ich zyklisch wiederholender Zeitschlitz im Übetragungsrahmen zugeordnet, wobei in jedem Zeitschlitz eine konstante Anzahl Datenbits bereitgestellt werden. Die Bereitstellung erfolgt mit einem eigenen Multiplextakt,'der vom Datentakt'der Endeinrichtung unabhängig ist. Beide Takte sind zeitlichen Schwankungen unturworfen, dic jedoch gewisse Toleranzgrenzen nicht überschreiten. Gängige Toleranzgrenzen sind #f = # 2.10-7. Durch dieses plesiochrone Verf halten der beiden Takte ergibt sich von Zeit zu Zeit ein Bitrahmenschlupf, d. h. ist der durch die Kanalzahl m transformierte Multiplextakt größer bzw. kleiner als'der Takt der Datenendeinrichtung, so wird ein Bitrahmen unterdrückt bzw. wiederholt.
Mit der DE-OS 26 24 533'ist eine Schaltungsanordnung eines elastischen Speichers für ein PCM-Ubertragungssystem bekannt geworden, das aus einem Serienparallelumsetzer, zwei gleichlangen Registern, einem Parallelserienumsetzer, einer Überwachungsschaltung und einem Multiplexer besteht und den aus dem ersten Systemteil zugeführten Bitstrom an den anderen Systemteil weiterleitet. Der Schaltungsaufwand ist sehr hoch.
Aufgabe der Erfindung ist es deshalb, eine Schaltungsanordnung mit Serienparallelserienwandler zur Übergabe von seriellen Datenströmen zwischen zwei plesiochron getakteten Systemen anzugeben, bei der der oben angeführte Bitrahmenschlupf auf den theoretisch erreichb,aren minimalen Wert reduziert und bei der ein geringer Schaltungsaufwand erreicht wird.
Weiterhin soll bei der Übernahme der Dateninformation in das zweite System mindestens ein bestimmtes Bit im Bitrahmen, beispielsweise zur schlupffreien Empfängersynchronisation, ausgenutzt werden können.
Die Lösung erfolgt nach den in den Patentansprüchen angegebenen Mitteln.
Mit Hilfe der erfindungsgemäßen Lösung lassen sich die Vorteile erreichen, daß der aufgrund des Plesiochronismus der beiden Systemtakte auftretende Bitrahmenschlupf auf seinen theoretischen Wert optimierbar ist, daß der Empfänger schlupffrei synchronisiert werden kann und daß die Schaltungsanordnung einen sehr geringen Schaltungsaufwand aufweist.
Anhand der Figuren wird die Erfindung nunmehr beschrieben.
Die Figuren 1 und 2 zeigen Beispiele der erfindungsgemäßen Schaltungsanordnung. Die Figuren 3 bis 15 stellen Zeitdiagramme der relevanten Signale in den Schaltungsanordnungen nach den Figuren 1 und 2 dar.
Nach der Fig. 1 gelangt ein serieller Datenstrom S beispielsweise von einem PCM-Demultiplexer, in einen Serienparallelwandler SP, der'den in dem'dem Kanal entsprechenden Zeitschlitz empfangenen Bitrahmen parallel über einen Zwischenspeicher PP PF> an einen Parallelserienwandler PS abgibt, der einen seriellen Datenstrom S' für die Datenendeinrichtung erzeugt. Der Takt des Multiplexers sei T1 und der begleitende Rahmensynchronimpuls sei TA. Die Übergabe der Information aus dem Serienparallelwandler SP in den Zwischenspeicher PP erfolgt mit einem Übergabeimpuls der ersten Art Ü1, der mit Hilfe eines ersten Verknüpfungsgliedes DK1 und eines ersten Zählers Z1 erzeugt wird. Der Zähler Z1 zählt modulo n mit dem Takt T2 des zweiten Systems. Das Verknüpfungsglied DK1 dekodiert entweder auf n-1 und zwar dann, wenn der durch die Kanalzahl m transformierte Takt T1 des ersten Systems eine kleinere Frequenz als der Takt T2 des zweiten Systems aufweist oder auf der Stellung 0 des Zählers Z1, wenn der durch die Kanalzahl m transformierte Takt T1 des ersten Systems eine größere Frequenz als der Takt T2 des zweiten Systems aufweist. Die Aussage, welches von diesen beiden Kriterien zutrifft, wird von einer Vor-/Rückwärtssteuerung VR getroffen, die den Übergabeimpuls der ersten Art ü1 und den Rahmensynchronimpuls TA frequenzmäßig miteinander vergleicht.
Ein zweites Verknüpfungsglied DK2 vergleicht die beiden genannten Impulse auf zeitlichen Zusammenfall, wobei dann der Zähler Z1 durch einen Rückstellimpuls R zurückgestellt wird. Mit Hilfe eines zweiten Zählers Z2, der mit dem zweiten Takt T2 modulo 2n zählt, und einem Dekodierglied DK3, das den Stand des Zählers Z2 auf die Werte n-1 bzw. 2n-1 untersucht, wird ein Übergabeimpuls der zweiten Art Ü2 erzeugt, mit dem die Information des Zwischenspeichers PP vom Parallelserienwandler PS übernommen wird. Der an seinem Ausgang anstehende serielle Datenstrom S' wird mit dem zweiten Takt T2 getaktet. Durch den Ausgang 23 des Zählers Z2 wird das erste Bit jedes zweiten Bitrahmens gesetzt, wodurch eine schlupffreie Synchronisation des Empfangsgerätes erreicht wird.
In Fig. 3 ist der serielle Eingangsdatenstrom S aufgezeichnet, wobei ZK1, ZK2 ... ZKm die Zeitschlitze des ersten bis m-ten Kanals bedeuten. Mit Rq ist der Bitrahmen bezeichnet, der im Zeitschlitz q durch den Multiplexer empfangen wird, Rq+1 ist derjenige Rahmen, der im nächsten Zeitschlitz q+1 für den Zeitkanal ZK1 eingeht. Die Information eines Bitrahmens sei nach der Empfehlung X50 CCITT formiert. Von den 8 Bits ist das erste Bit F ein Formierungsbit, das zur Synchronisation der Endgeräte herangezogen werden kann.
Die mittleren Bits D sind Datenbits, und das letzte Bit S ist ein sogenanntes Statusbit.
In Fig. 4 ist der zum seriellen Datenstrom S gehörige Takt T1 des Multiplexsystems gezeichnet.
Die Fig. 5 zeigt den Rahmensynchronimpuls TA, der jeweils in den Zeitschlitzen des Kanals ZK1 erscheint. Die Figuren 3, 4 und 5 haben den gleichen Zeitmaßstab.
Die Figuren 6 bis 15 haen ebenfalls einen gleichen Zeitmaßstab, wobei jedoch die Zeit gegenüber den Figuren 3 bis 5 gepreßt wurde.
Die Fig. 6 steIlt einen vom Rahrnensynchronimpuls TA des-Multiplexsystems- abgeleiteten Impuls TA' dar. Asynchron dazu verlauft nsch Fig. 7 der Takt T2-der .Endei-nrichtung, wobei letzterer eine höhere Frequenz al-s der transformierte Takt des Multiplexsystems aufweist.
Die Fig. 8 zeigt den Inhalt des ersten Zählers Z1, der modulo n, hier n = 8, mit dem Takt T2 zählt. Das erste Verknüpfungsglied DK1 dekodiert auf die Stellung n-1 des Zählers Z1 und erzeugt einen übergabeimpuls Ü1 gemäß der Fig. 9-. Der zweite abgeleitet Rahmensynchronimpuls TA' fällt zeitlich mit dem übergabeimpuis ü zusammen.-Dies wird durch das zweite Verknüpfungsglied DK2 durch einen Rüekstellimpuls R gemäß Fig. 10 registriert, der den Zähler Z1 sofort auf 0 setzt.
Fig. 11 zeigt den Ausgang 23 des zweiten Zählers Z2, der modulo 2n = 16 zählt. In der Stellung n-1 bzw. 2n-1 des Zählers Z2 wird durch das Dekodierglied DK3 der Übergabeimpuls ü2 in den Parallelserienwandler PS ge-mäß Fig. 12 erzeugt. An dessen Ausgang-entsteht de-r serielle Datenstrom S' nach Fig. 13. Von den 8 Bits eines Zeitrahmens sind die 6 mittleren Bits D die i-nformationstragenden. Das letzte Bit S ist ein sogenanntes Stat-usbit. Jeweils das erste Bit wird abwechselnd zum Zeitpunkt 23 = O (Rahmen Rq-1') bzw. zum Zeitpunkt 23 = 1 auf 1 (Rahmen Rq') gesetzt und- dient zu Synchronisationszwecken der Datenendeinrichtung. Aufgrund des gegenüber dem transformierten Multi-plexsystemtakt schnelleren Datentaktes der Datensenke tritt von Zeit zu Zeit ein sogenannter Bitrahmenschlupf, hier eine Bitrahmeneinfügung auf, wobei der Rahmen Rq' wiederholt wird. Die schlupffreie Übertragugszeit Ts errechnet sich wie folgt: Ts : n nB, wobei tf die Taktgenauigkeit, n die f Bitrahmenlänge und B die Übertragungsrate sind. Mit Af/f = 2.10 n = 8 und B = 12,8 kbit/sec ergibt sich Ts : 3125 sec.
Die Fig. 2 stellt eine abgemagerte Version der Schaltungsanordnung nach Fig. 1 dar, nämlich ohne die Vor-/Rückwärtssteuerung VR. Die Schaltung funktioniert im Prinzip genau so wie diejenige der Fig. 1, weist jedoch eine nur halb so lange schlupffreie Übertragungszeit auf, da der Übertragungsimpuls der ersten Art Ü1' im Grundzustand etwa in der Mitte der Zeit zwischen zwei aufeinanderfolgenden Rahmensynchronimpulsen TA bzw. deren abgeleiteten Impulsen TA' erfolgt.
Die Fig. 14 zeigt den Inhalt des ersten ebenfalls modulo n = 8 zählenden Zählers Z1'. Das erste Verknüpfungsglied DK1' dekodiert auf die Zählerstellung 4 und erzeugt damit einen Übergabeimpuls der ersten Art Ü1', wie der Fig. 15 zu entnehmen ist. Die vorzeitige Rückstellung des Zählers Z1' erfolgt, wenn Rahmensynchronimpuls TA bzw. TA' und Übergabeimpuls Ü1' zeitlich zusammenfallen (zweiter Übergabeimpuls Ü1')

Claims

Schaltungsanordnung zur Übergabe von seriellen Datenströmen zwischen zwei plesiochron getakteten Systemen Patentansprüche W Schaltungsanordnung mit Serienparallelserienwandler und Zähler zur Übergabe von seriellen Datenströmen zwischen zwei plesiochron getakteten Systemen, dadurch gekennzeichnet, daß de Inhalt eines Serienparallelwandlers (SP), in den ein mit einem ersten Takt (T1) getakteter und von einem Rahmen-Synchronimpuls (TA) begleiteter Datenstrom (S) mit einer Rahmenbreite n einläuft, durch einen Übergabeimpuls der ersten Art (ü1) parallel in einen Zwischenspeicher (PP) entleerbar ist und daß der Inhalt dieses Zwischenspeichers (PP) durch einen Übergabeimpuls der zweiten Art (ü2) in einen Parallelserienwandler (PS), der an seinem Ausgang einen mit einem zweiten Takt (T2) getakteten Datenstrom (S') liefert, übertragbar ist und daß der Ubergabeimpuls der ersten Art (ü1, ü1') mit Hilfe eines ersten Verknüpfungsgliedes (DK1, DK1') und einem ersten Zähler (Z1, Z1') erzeugbar ist und daß der Übergabeimpuls der zweiten Art (ü2) mit Hilfe eines Dekodiergliedes (DK3) und einem zweiten Zähler (Z2) erzeugbar ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Verknüpfungsglied (DK1) den Ausgang des ersten mit dem zweiten Takt (T2) modulo n zählenden Zählers (Z1) mit dem Ausgang einer Vor-/Rückwärtssteuerung (VR) logisch verknüpft und daß der Übergabeimpuls der ersten Art (ül) jeweils zum Zeitpunkte einer der beiden Stellungen 0 oder n-l des ersten Zählers (Z1) erzeugbar ist.
3. Schaltungsanordnung in einem Zeitmultiplex-Ubertragungssystem mit m Zeitkanälen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Erzeugung des Ubergabeimpulses der ersten Art (Ü1) zum Zeitpunkt der Stellung O bzw. n-1 des ersten Zählers (Z1) erfolgt, wenn die Frequenzen der beiden ,Takte sieh zu fT1/m > fT2 bzw.

fTl/m <fT2 verhalten.
4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Verknüpfungsglied (DK7') den Ausgang des ersten mit dem zweiten Takt (T2) modulo n zählenden Zählers (Z1') auf eine ganze Zahl in der Umgebung von n/2, beispielsweise auf entier n/2 untersucht, wobei entier x diejenige größte ganze Zahl ist, deren Wert nicht größer als x ist.
5. . Schaltungsanprdnung nach einem'der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Dekodierglied (DK3) den Ausgang des zweiten mit dem zweiten Takt (T2) modulo 2 n zählenden Zählers (Z2) aus'die Werte n-1 bzw. 2n-i untersucht.
6. Schaltuntsanordnung nach einem'der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Zähler (Z1, Z1') durch ein zweites VerknUpfungsglied (DK2) auf 0 zurückstellbar ist, wenn der Rahmen-Synchronimpuls (TA) oder ein von ihm abgeleiteter Folgeimpuls (TA') und der übergabeimpuls der ersten Art (U1, U1') zeitlich zusammenfallen.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei der Übernahme der Information durch den Parallelserienwandler (PS) mindestens ein bestimmtes Bit auf binär 0 bzw. 1 setzbar ist, beispielsweise wenn der Stand des zweiten Zählers (z2) n bzw. 2n erreicht.