DE2734724A1

DE2734724A1 - Digital-analog-wandler

Info

Publication number: DE2734724A1
Application number: DE19772734724
Authority: DE
Inventors: Jun James Everett Cooper; Robert Charles Huntington
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1976-09-01
Filing date: 1977-08-02
Publication date: 1978-03-02
Also published as: HK1381A; GB1569385A; US4107671A; FR2363940A1; JPS5351953A

Description

Dlpl.-Phys. O.E. Weber ds uqVhI* Ί?

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Telefon: (089)7915050

Telegramm: monopohveber manchen

M 575

MOTOROLA. INC.
East Algonquin Road
Schaumburg, 111. 60196»

USA

Digital-Analog-Wandler

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Die Erfindung betrifft einen Digital-Analog-Wandler und bezieht sich insbesondere auf Leiter-lose Digital-Analog-Wandler, welche dazu geeignet sind, in monolithischer Form auf einem einzigen Chip unter Verwendung der CMOS-Technik hergestellt zu werden.

Viele bekannte Digital-Analog-Wandler verwenden eine Widerstandsleiter oder eine Widerstandskette. Dabei müssen im Hinblick auf eine hohe Genauigkeit die Widerstände sehr enge Toleranzen aufweisen. Außerdem ist eine derartige Anordnung praktisch nicht in monolithischer Bauweise auf einem einzelnen Chip herzustellen.

Weiterhin besteht bei Digital-Analog-Wandler bekannter Art das Problem, daß sich die den Operationsverstärkern eigenen Ungenauigkeiten nachteilig auswirken. Die entsprechenden Versatzspannungen führen nämlich zu Fehlern in solchen Systemen, die kompensiert werden müssen. Weiterhin ist es auch im allgemeinen üblich, sowohl positive als auch negative Bezugsspannungen zu verwenden, um eine Umwandlung von Binärzahlen beider Polaritäten durchzuführen. Dadurch ergibt sich ein erheblicher Schaltungsaufwand.

Außerdem ist bei den meisten bekannten Digital-Analoge-Wandlern die Art des Eingangssignals auf eine binäre Form beschränkt, und es ist weiterhin eine nachteilige Beschränkung in bezug auf die Anzahl der möglichen Stellen gegeben.

Der Erfindung liegt die Aufgabe zugrunde, einen Digital-Analog-Wandler der eingangs näher erläuterten Art zu schaffen, welcher bei außerordentlich geringem gerätetechnischem Aufwand in monolithischer Form auf einem einzelnen Chip hergestellt werden kann und dabei zugleich durch Eliminieren von Fehlern aufgrund von Versatzspannungen bei

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Operationsverstärkern eine besonders hohe Genauigkeit gewährleistet.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Gemäß einer besonders bevorzugten Ausführungsform des Erfindungsgegenstandes ist vorgesehen, daß eine logische Eingangsschaltung vorgesehen ist, welche derart ausgebildet ist, daß sie ein angelegtes digitales Eingangssignal aufnimmt, um dieses Signal zu speichern, wobei weiterhin eine Logikschaltung vorhanden ist, um fortschreitende digitale Signale zu erzeugen und die erzeugten Signale mit dem gespeicherten Eingangssignal zu vergleichen, um bei einer Koinzidenz einen Steuerimpuls zu erzeugen, daß weiterhin eine analoge Ausgangsschaltung vorhanden ist, welche derart ausgebildet ist, daß sie eine einzige Bezugsspannung V_R aufnimmt, um diese Spannung während derjenigen Zeit zu integrieren, während welcher die logische Eingangsschaltung die digitalen Signale erzeugt und noch keine Koinzidenz der digitalen Signale mit den gespeicherten digitalen Signalen vorhanden ist, wobei bei einer entsprechenden Koinzidenz ein analoges Signal geliefert wird, welches für das gespeicherte digitale Signal repräsentativ ist, wobei weiterhin die Integration des Bezugssignals in Reaktion auf den Steuerimpuls unterbrochen wird, und daß die analoge Ausgangsschaltung einen Schaltungsteil aufweist, welcher dazu dient, das analoge Signal während jedes Umwandlungεzyklus oder jedes UmwandlungsBchrittes abzutasten und dessen Wert zu speichern, so daß eine Selbstkompensation der Operationsverstärker-Versatzfehler gewährleistet wird.

Vorteilhafte Weiterbildungen und bevorzugte Ausführungsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

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Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß eine Selbstkompensation gewährleistet ist, so daß keine Einstellungen von Hand zur Erreichung einer besonders hohen Genauigkeit erforderlich sind.

Ein weiterer wesentlicher Vorteil besteht bei dem erfindungsgemäßen Digital-Analog-Wandler darin, daß keine Präzisionsbauteile verwendet werden müssen.

Weiterhin lassen sich mit dem erfindungsgemäßen Digital-Analog-Wandler Ausgangsßignale beider Polaritäten liefern, indem nur ein Bezugssignal mit einer einzigen Polarität verwendet wird. Außerdem können beliebig kodierte digitale Eingangssignale verarbeitet werden.

Die Erfindung wird anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein Funktionsblockdiagramm eines Digital-Analog-Wandlers gemäß der Erfindung,

Fig. 2 ein Schaltungsdiagramm eines linearen Untersystems des in der Fig. 1 dargestellten Digital-Analog-Wandlers,

Fig. 3 eine Wahrheitstabelle, welche die Schalterschließung des Puffer-Integrator-Teils des linearen Untersystems gemäß Fig. 2 während jedes Taktzyklus eines Umwandlungsschrittes veranschaulicht,

Fig. 4 eine Wahrheitstabelle, welche die Schalterschließung eines Abtast/Speicher-Teils des linearen Untersystems gemäß Fig. 2 veranschaulicht,

Fig. 5 ein Schaltschema einer als Beispiel angegebenen Logiksteuerschaltung, welche dazu dient, die Schaltertreibersignale den Schaltern des Abttst/Speicher-Teils gemäß Pig. 2

Fig. 6 ein Zeitablaufdiagramm, welches die Arbeitsweise des Abtast/Speicher-Teils gemäß der Erfindung darstellt,

Fig. 7 ein Spannungsdiagramm, welches zur Erläuterung der Arbeitsweise des linearen Untersystems gemäß Fig. 2 dient,

Fig. 8 eine weitere Spannungswellenform, welche zur Erläuterung der Arbeitsweise des linearen Untersystems dient, und

Fig. 9 spezielle Konfigurationen des Puffer-Integrators und der Abtast/Speicher-Teile für jeden Operationszyklus des erfindungsgemäßen Digital-Analog-Wandlers.

In der Fig. 1 ist der Digital-Analog-Wandler 10 gemäß der Erfindung veranschaulicht, welcher dazu geeignet ist, unter Verwendung einer CMOS-Technik auf einem einzigen monolithischen integrierten Chip hergestellt zu werden. Der Digital-Analog-Wandler 10 weist eine Speicherverriegelungsbank 12 auf, welche dazu geeignet ist, an einer Eingangsklemme 14 Eingangssignale aufzunehmen und diese Eingangssignale zu speichern. Es ist darauf hinzuweisen, daß die digitalen Signale parallel oder seriell den einzelnen Speicheranschlüssen oder Speicherteilen zugeführt werden, welche die Speicherverriegelungsbank 12 bilden. Die digitalen Signale können beispielsweise die Form von binär kodierten Dezimal ziffern haben, d. h. in BCD-Kodeform vorliegen, oder sie können als reine Binärzahlen oder auch in einem beliebigen anderen gewünschten digitalen Kode vorliegen. Der Ausgang der Verriegelung 12 ist mit einer Koinzidenzschaltung oder einem Komparator 16 verbunden, der auch mit dem Ausgang des Zählers 18 verbunden ist, welcher beispielsweise als Synchronzähler ausgebildet sein kann. Ein Taktgenerator 20 ist mit dem Zähler

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verbunden, um diesen Zähler zu steuern. Der Zähler 16 erzeugt digitale Signale, welche in demselben Kode vorliegen wie das Speichereingangssignal, und er schreitet monoton von einem Wert Null aus bis zu einer vollen Zählung fort (die Zählung entspricht der größten Eingangszahl, welche der Klemme 14 zugeführt wird). Ein Ausgangssignal von dem Taktgeber 20 wird auch der Ablaufsteuerschaltung 22 zugeführt, welche derart ausgebildet ist, daß sie ein Startsignal an ihrem Eingang aufnimmt. Die Ablaufßteuerschaltung 22 weist logische Steuerschaltungen auf, um die logischen Funktionen des Digital-Analog-Wandlers 10 zu steuern. Wie nachfolgend im einzelnen näher erläutert wird, wird in Reaktion auf zugeführte Steuersignale ein Steuersignal am Ausgang der Ablaufsteuerschaltung 22 über die Leitung 30 gebildet, welches dazu dient, in selektiver Weise analoge Schalter entweder zu öffnen oder zu schließen, und zwar über die Schaltertreiberschaltung 23· Ein Vorzeichenbit, entweder eine logische "1" oder eine logische "0", wird an den Eingang der ßchaltertreiberschaltung 23 geliefert, um die speziellen Konfigurationen der Puffer-Integratorschaltung 26 des linearen Untersystems 24 zu steuern. Alle oben genannten Schaltungen, mit Ausnahme des linearen Untersystems 24, können als Eingang des Digital-Analog-Wandlers 10 angesehen werden, wobei dieser den analogen Ausgang bildet. Aus der Darstellung geht hervor, daß außer dem Puffer-Integrator-Teil 26 das lineare Untersystem 24 einen Abtast/Speicher-Abschnitt 28 aufweist, welcher Doppelkanäle hat. Der Puffer-Integrator-Teil 26 ist derart ausgebildet, daß er eine konstante Bezugsspannung bestimmter Polarität aufnimmt, die in bezug auf den Chip extern geliefert wird. Ein Vorteil des erfindungsgemäßen Digital-Analog-Wandlers besteht darin, daß die Bezugsspannung V_R keinen besonders genauen Wert haben muß. Es kann vielmehr eine externe Spannung verwendet werden, die auf einen beliebigen gewünschten Wert eingestellt werden kann.

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Vie nachfolgend näher erläutert wird, weist der Umwandlungszyklus von dem digitalen Eingangssignal zu einem analogen Auegangssignal drei verschiedene Stufen oder Schritte auf. Weiterhin wird nur eine einzige Bezugsspannung benötigt, obwohl die gewünschte analoge Ausgangsspannung entweder negativ oder positiv sein kann. Das Vorzeichenbit, entweder eine logische "0" oder eine logische "1", stellt die logischen Schaltungen derart ein, daß die Konfiguration des Puffer-Integrator-Teils 26 in der Weise gesteuert wird, daß die Bezugsspannung entweder positiv oder negativ integriert wird, um die abgeleitete Ausgangspolarität zu liefern. Digitale Eingangszahlen werden kontinuierlich in die Verriegelungsschaltung 12 eingelesen, und der Umwandlungsschritt beginnt mit dem Zyklus 1, wenn der Steuerimpuls geliefert wird, um die Steuerschaltung 22 einzuschalten. Der Umwandlungszyklus wird dann ausgelöst, und die Verriegelungsschaltung 12 wird durch einen Sperrimpuls über die Leitung 32 gesperrt, welcher von der Ablaufsteuerschaltung 22 geliefert wird, so daß die digitale Eingangszahl, welche koinzident mit dem Eingang der Verriegelungsbank geliefert wird, gespeichert wird und nicht verändert werden kann. Gleichzeitig wird der Synchronzähler 18 auf Null zurückgestellt, und zwar mit Hilfe eines Steuerimpulses über die Leitung 34, wobei auch die Möglichkeit besteht, daß er beispielsweise während des ersten Zyklus eine volle Zählung durchlaufen kann. Das Zeitintervall ist eine Funktion der Periode des Taktsignals, welches durch den Taktgenerator 20 geliefert wird. Während dieses Zeitintervalls wird das lineare Untersystem 24 derart eingestellt, daß es in einer Ruhestellung oder Bereitschaftsstellung ist, wodurch gemäß den nachfolgenden Erläuterungen analoge Fehler während der folgenden Integrationsperiode (Zyklus 2) eliminiert werden. Wenn nach der Beendigung des Zyklus 1 eine volle Zählung erreicht ist, wird ein Ausgangsimpuls vom Zähler 18

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zu der AblaufSteuerschaltung 22 geführt, welcher den Zähler 18 zu Beginn des Zyklus 2 des Umwandlungszyklus zurückstellt und erneut aktiviert. Gleichzeitig zu der Aktivierung des Zählers wird der Puffer-Integrator-Teil 26 in eine Konfiguration gebracht, in welcher er die extern gelieferte Bezugsspannung Vp integriert. Dies wird fortgesetzt, bis die in dem Zähler enthaltene Zahl mit der gespeicherten Zahl zusammenfällt, und zu dieser Zeit erzeugt die Koinzidenzschaltung 16 einen Koinzidenzimpuls, welcher den Integrator dazu bringt, die Integration anzuhalten und die schließlich erreichte Spannung zu halten oder zu speichern, bis diese Spannung in die Abtast/Speicher-Schaltung 28 übertragen wird, um das analoge Ausgangssignal am Ausgang 34 zu liefern. Dieses Ausgangssignal oder diese Ausgangsspannung wird konstant gehalten, bis sie durch den nächsten Umwandlungszyklus geändert wird.

Gemäß den obigen Ausführungen muß V_fi keinen genauen Wert haben. Vom Bedienungspersonal kann die Bezugsspannung auf einen beliebigen vollen Zahlenwert eingestellt werden (innerhalb des Bereiches des Systems). Beispielsweise kann der Digital-Analog-Wandler 10 derart eingestellt werden, daß der Zähler 18 die Möglichkeit hat, eine volle Zählung zu erreichen, während gleichzeitig der Integrator die Bezugβspannung integriert. Dies führt zu dem Ergebnis, daß die auf diese Weise erzeugte analose Ausgangespannung eine volle Skalenspannung darstellt. Indem V_ß in dieser Weise eingestellt wird, wird die Größe der vollen Skalenspannung verändert. Wenn das System dann in den Betriebsmodus zurückkehrt, wird die an der Klemme 34 auftretende analoge Ausgangsspannung zu dem vollen Skalenwert der Spannung, multipliziert mit dem Verhältnis zwischen der digitalen Eingangszahl und der vollen Skalenzählung.

In der Fig. 2 ist das lineare Untersystem 24 im einzelnen näher veranschaulicht. Das lineare Untersystem 24, welches

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den Puffer-Integrator-Teil 26 und den Abtast-Speicher-Teil 28 enthält, besteht aus einer Mehrzahl von Übertragungsgattern oder Schaltern S1, S2, S3 ... S32. Die Übertragungsgatter werden in selektiver Weise geschlossen oder geöffnet, und zwar durch logische Steuersignale von der Ablaufsteuerschaltung 22, und zwar zu dem Zweck, den Puffer-Integrator-Teil 26 und den Abtast/Speicher-Teil 28 während der drei verschiedenen Schritte oder Stufen jedes Umwandlungszyklus in eine bestimmte Konfiguration zu bringen.

Der Pufferteil des Puffer-Integrator-Teils 26 besteht aus einem Operationsverstärker 38 und einem Kompensationskondensator 40 (Cg). Der Integratorteil des Puffer-Integrator-Teils 26 besteht aus einem Operationsverstärker 42, aus einem Integrierkondensator 44 (C.) und aus einem Integrierwiderstand 46 (Rj). Der Abtast/Speicher-Teil 28 weist identische Doppelkanäle 48 und 50 auf. Diese Kanäle weisen jeweils einen Operationsverstärker 52, einen Speicherkondensator C,, einen Operationsverstärker 54 und einen Speicherkondensator C^ auf. Sowohl in dem Puffer-Integrator-Teil 26 als auch in dem Abtast/Speicher-Teil 28 werden die Verschiebungen oder die Unterschiede in den Operationsverstärkern kompensiert, um Fehler zu eliminieren, welche andernfalls Zustandekommen würden.

In den Fig. 3 und 4 sind Wahrheitstabeilen dargestellt, welche den Status von Übertragungsgattern oder Schaltern S1, S2, S32 des linearen Untersystems 24 für die Zeitzyklen 1, 2 und 3 des Umwandlungszyklus veranschaulichen. Beispielsweise sind während des Zyklus 2 die Schalter S4, S6, S8, S10 und S32 des Puffer-Integrator-Teils 26 geschlossen. Gleichzeitig sind in Abhängigkeit davon, welcher der Doppelkanäle im Speichermodus ist, und zwar nur während der Zeit, in welcher der andere Kanal in einem Speichermodus plus Darstellungsmodus

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ist, ausgewählte Schalter der Abtast/Speicher-Schaltung 28 ebenfalls geschlossen.

Die Fig. 5 veranschaulicht ein Beispiel eines logischen Treibers, welcher dazu vorgesehen sein kann, die Zustände der Übertragungsgatter des Abtast-Speicher-Teils 28 zu steuern. Gemäß der Darstellung enthält der logische Treiber 56 Eingangsklemmen 58 und 60. Die Eingangsklemme 58 dient dazu, einen Eingangsimpuls aufzunehmen, der beispielsweise dann abgeleitet werden kann, wenn der Koinzidenzimpuls vom Komparator 16 ausgelöst wird, um den Schritt 3 des Umwandlungszyklus einzuleiten. Gleichzeitig wird das Komplement dieses Impulses der Klemme 60 zugeführt. Diese zwei Signale sind jeweils als CY3 und CY3 dargestellt. Der logische Treiber 56 weist zwei D-Flip-Flops 62 und 64 auf. Die Ausgangssignale des Flip-Flops 62 werden in selektiver Weise den NOR-Gattern 66 und 68 sowie dem Flip-Flop 64 zugeführt. Die logischen Treibersignale werden von den Ausgängen der Schaltung ebenso wie von den Invertern 70 und 72 geliefert, um die Übertragungsgatter gemäß der Darstellung zu treiben. In ähnlicher Weise erzeugen die logischen ßteuerschaltungen Schaltertreibersignale für den Puffer-Integrator-Teil 26.

In den Fig. 6 bis 8 sind Zeitablaufdiagramme und Wellenformen für die drei verschiedenen Stufen oder Schritte des Umwandlungszyklus dargestellt. Weiterhin veranschaulicht die Fig. 9 die effektiven Konfigurationen des linearen Untersystems während jedes der drei Schritte, und zwar gemäß den Schalterschließungen, wie sie in den Wahrheitstabellen der Fig. 3 und 4 angegeben sind. Aus den Fig. 9A und 9B geht hervor, daß verschiedene Konfigurationen für den Schritt 1 verwendet werden, was davon abhängt, ob die analoge Ausgangsspannung negativ oder positiv ist, was jeweils durch ein

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logischeβ Vorzeichenbit "0" oder "1^M festgelegt ist.

Anhand der Zeichnung wird ein erster digital-Analog-Umwandlungszyklus veranschaulicht, um die Arbeitsweise der Abtast-Speicherschaltung 28 zu erläutern, während anschließend in derselben Weise die Arbeitsweise des Puffer-Integrator-Teils 26 erläutert wird. Dabei wird angenommen, daß der Digital-Analog-Vandler 10 bereits im Betrieb war, so daß vor der Zeit T_Q das System in einem dritten Schritt des Umwandlungezyklus ist. Somit ist eine Koinzidenz erreicht zwischen der gespeicherten Eingangszahl und dem Ausgang des Zählers 18, welcher den Schritt 3 auslöst und die Integration durch den Puffer-Integrator-Teil 26 abschließt. Zugleich erzeugt die AblaufSteuerschaltung 22 einen Ausgangsimpuls CY3 und dessen Komplement CT3, und diese Impulse werden den entsprechenden Eingangsklemmen 58 bzw. 60 der Schalterlogiksteuerschaltung 56 zugeführt (siehe Fig. 5)· Es ist zu bemerken, daß die Zeitdauer des Schrittes 3 bei der bevorzugten Aueführungsform des Erfindungsgegenstandes im wesentlichen konstant gehalten wird. Dies kann dadurch geschehen, daß ein Hilfszähler verwendet wird, welcher dazu dient, eine volle Zählung zu registrieren, welche dann die Beendigung des Steuereignale CY.3 von der Ablauf st euer schaltung 22 bewirkt. In Reaktion auf die Steuersignale dee Schrittes 3 werden die Übertragungegatter S11, S12, ... S26 des Abtast/ Speicher-Teils 28 in selektiver Weise geschlossen, wie es durch die Wahrheitstabelle der Fig. 4 angegeben ist, so daß die Konfiguration der Kanäle 48 und 50 beispielsweise der Darstellung der Fig. 9E entspricht. Unter dieser Voraussetzung ist gemäß Fig. 6 der Kanal 50 im Abtastmodus, und der Kanal 48 ist im Speichermodus, und er steht mit der Ausgangsklemme 34 in Verbindung. Der Integrationsverstärker 42 wird von dem Pufferverstärker 38 durch selektives Schließen der Schalter des Puffer-Integrator-Teils 26 getrennt, wie es durch die

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Wahrheitstabelle gemäß Fig. 3 angegeben ist, und der endgültige Wert des vorhergehenden Schrittes 2 wird am Ausgang des Integrators konstant gehalten und durch den Kanal 50 der Abtast/Speicher-Schaltung 28 abgetastet.

Zur Zeit T_Q wird der Schritt 1 durch einen entsprechenden Impuls ausgelöst, wodurch der Eingang der Ablaufsteuerschaltung 22 aktiviert wird. Das Steuersignal CY3 wird dann gesperrt, wodurch sowohl der Kanal 58 als auch der Kanal 50 in einer Haltekonfiguration gebracht werden. Gemäß der Darstellung in der Pig. 9A oder 9B und in der Fig. 6 bleibt der Kanal 48 jedoch mit dem Ausgang des Digital-Analog-Wandlers 10 verbunden, während der Kanal 50 zwar in eine Haltekonfiguration gebracht wird, jedoch nicht mit dem Ausgang verbunden wird.

Der Abtast/ßpeicher-Teil 28 bleibt während des Schrittes 2 in dieser speziellen Konfiguration, nämlich von T_Q bis Tp. Da beide Kanäle von dem Puffer-Integrator-Teil 26 getrennt sind, bleibt dabei der Ausgang des Digital-Analog-Wandlers 10 konstant und ändert sich während der Umwandlungsschritte 1 und 2 nicht. Zur Zeit T_? wird ein weiterer Schritt 3 ausgelöst, welcher den Kanal 48 dazu bringt, daß er in einen Abtastmodus übergeht, um den endgültigen Wert abzutasten, der von der Integratorverstärkerschaltung 42 gehalten wird, während zugleich eine Trennung von der Au6gangsklemme 34 erfolgt. Der Kanal 50 bleibt jedoch im Speichermodus, wird jedoch zugleich mit der Ausgangsklemme 3^ verbunden, um dort eine analoge Spannungsabtastung während des Schrittes 3 des vorhergehenden Zyklus zu erzeugen, welcher vor der Zeit Tq aufgetreten ist (siehe Fig. 9D). Zur Zeit T, wird ein weiterer Schritt 1 ausgelöst, und es werden beide Kanäle 48 und

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von dem Integrationsverstärker 42 getrennt und in einen Speichermodus gebracht. Der Kanal 50 bleibt mit der Ausgangsklemme 34 verbunden. Dieser Zustand bleibt bis zur Zeit T_r bestehen, zu welcher ein dritter Schritt erneut ausgelöst wird, und es werden dann die vorhergehenden Umwandlungszustände erzeugt.

Die obigen Erläuterungen lassen sich folgendermaßen kurz zusammenfassen: Jeder Kanal der Abtast/Speicher-Schaltung 28 tastet während eines vorgegebenen Schrittes 3 ab, speichert während der folgenden Schritte 1 und 2 und wird mit dem Ausgang des Digital-Analog-Wandlers während der nächsten drei Schritte verbunden. Diese Folge von Zuständen alterniert für die zwei Kanäle in der Weise, daß ein Kanal immer in einem Ausgangsstatus ist, während der andere abtastet und die integrierte analoge Spannung speichert, welche während des Umwandlungsvorganges erzeugt wurde. Dieses Einfügen eines Speicherstatus zwischen dem Abtastmodus und dein Ausgangsstatus oder Ausgabestatus ermöglicht, daß das System sich auf seinen endgültigen Wert einstellt, bevor eine Ausgangsspannung geliefert wird. £.ε ist zu bemerken, daß eine offensichtliche alternative Ausführungsform für einige Anwendungsfälle darin bestehen könnte, daß der Speicherstatus zwischen dem Abtast- und dem Ausgabestatus entfällt. Dies kann durch eine einfache Veränderung in der logischen Steuerschaltung 56 geschehen. Beispielsweise kann dies durch Eliminieren des Flip-Flops erfolgen indem direkte Verbindungen von den Ausgängen Q und Q des Flip-Flops 62 zu den entsprechenden behältern 526 und 516 eingebaut werden, so daß der Speicherstatus zwischen dem Abtasten und dem Ausgeben eliminiert wäre.

Die verschiedenen Konfigurationen des tuffer-Integrator-Teils 26 sind in jedem der drei Schritte verschieden, wie es durch die Auswahl der entsprechenden übertragungsgatter

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2TiUIlU

oder Schalter festgelegt ist, die in der Warrheitstabelle gemäß fig. 3 angegeben sind. Zunächst sei der Fill eines negativen digitalen Eingangssignals betrachtet (Vorzeichenbit = 0). Während des Schrittes 1 (wenn der Zähler 18 durch eine volle Zählung hindurchzählt) sind sowohl der lufferverstärker 38 als auch der Integrationsverstärker 42 gemäß Fig. 9A in einer Spannungsfolger-Konfiguration angeordnet. Der nicht-invertierende Eingang des fufferverstärkers 38 ist mit der Bezugsspannung V^ verbunden. Der Kompensationskondensator C ist seriell zwischen dem Pufferverstärker 38 und dem Integrationsverstärker 42 angeordnet. Der Integrationskondensator C. ist zwischen der invertierenden und der nicht-invertierenden Klemme des Integrationsverstärkers 42 angeordnet und wird gemäß der nachfolgenden Erläuterung auf einen Ausgangsruhewert während des Schrittes 1 im Umwandlungszyklus aufgeladen. Der Zweck des Pufferverstärkers 38 besteht darin, den Integrationsstrom und den Ladestrom für den Kompensationskondensator C zu liefern.

Wenn die digitale Eingangszahl positiv ist (Vorzeichenbit = 1), wie es in der Fig. 9B dargestellt ist, sind die Rollen des Pufferverstärkers 38 und des Integrationsverstärkers 42 vertauscht, und Vt. wird der nicht-invertierenden Klemme des Integrationsverstärkers 42 zugeführt. Beide Verstärker sind jedoch in einer Spannungsfolgerkonfiguration angeordnet. Weiterhin lädt die Bezugsspannung V_R mit entsprechender Komponente den Kondensator C mit einer umgekehrten Folarität zu der gemäß Fig. 9A, wodurch die Integration während des Schrittes 2 in einer negativen Richtung erfolgt. Es ist zu bemerken, daß die Konfigurationen für den Pufferverstärker und den Indikationsverstärker während des Schrittes 2 und 3 mit der Polarität nicht verändert werden.

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Aus den Fig. 7 und 9A geht hervor, daß für den Fall eines Vorzeichenbitß von O während des Schrittes 1 die Auegangsspannung V„ vom Integrationsverstärker 42 gleich der Versatzepannung dee Verstärkers 42 ist (Ep). Zwischen T_Q und T. wird der Kondensator C auf einer Spannung V.g aufgeladen, die eine Funktion der Bezugsspannung V_fi und der Versatzspannungen der Verstärker 38 und 42 ist. Während des Zyklus wird der Puffer-Integrator-Teil 26 gemäß Fig. 9C angeordnet, und die Spannung V._ß steuert den Eingang zum Pufferverstärker 38, der seinerseits einen Iritegrationsstrom an den Integrator 42 liefert. Wie nachfolgend näher erläutert wird, wird somit die Versatzspannung Ep kompensiert, so daß V^ zur Zeit T. gleich Null wird. Die Integration erfolgt zwischen T^-Tp in einem positiven Sinn, entsprechend dem Abschnitt 78 der Wellenform 76, bis Koinzidenz erreicht wird und die Integration durch Auslösen des Schrittes 3 beendet wird. Der Integrationsverstärker 42 wird dann von dem Pufferverstärker 38 getrennt und in eine Speicherkonfiguration gebracht, so daß der endgültige Spannungswert von V_Q gespeichert wird, entsprechend dem Wellenformabschnitt 80. Während des Schritteß 3 wird zwischen den Zeiten T^ und T, der endgültige Spannungswert, welcher während des Schrittes 2 erhalten wurde, durch den ausgewählten Kanal unter den Kanälen 48 oder 50 der Abtest/Speicher-Schaltung 28 abgetastet. Zu Beginn des nächsten Umwandlungsschrittes oder Umwandlungszyklus wird dann, wenn die Eingangszahl negativ bleibt, der Eingang (die nicht-invertierende Klemme) des Integrators erneut an Masse gelegt, wodurch die Spannung V_Q dazu gebracht wird, daß sie auf demselben Potential liegt, so daß der anfängliche Ruhezustand oder Bereitschaftszustand für den Beginn jeder Umwandlung gleich ist. Wie durch die Wellenform 82 veranschaulicht wird, bleibt dann, wenn die Eingangsdigitalz8hl über nachfolgende Umwandlungsschritte konstant bleibt und wenn

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diese Zahl negativ ist, die analoge Ausgangsspannung V

8u£

konstant und negativ, und sie ist für die entsprechende Digitalzahl repräsentativ.

Die Arbeitsweise des Puffer-Integrator-Teile 26 ist dieselbe wie die oben diskutierte Arbeitsweise, wenn die Digitalzahl positiv ist, mit der Ausnahme, daß die nicht-invertierende Eingangsklemme des Integrationsverstärkers 42 zu Beginn jedes Schrittes 1 auf die Bezugsspannung zurückgebracht wird, wodurch erreicht wird, daß die anfängliche Ausgangsspannung V₀ gleich V_R ist, plus der Versatzspannung E₂ des Verstärkers 42 (siehe Wellenform 84, Fig. 8). Zur Zeit T. kompensiert die während des Schrittes 1 am Kondensator C^ aufgebaute Spannung die Versatzspannung des Verstärkers 42, so daß dann, wenn der nicht-invertierende Eingang des Integrators an Masse zurückgeführt ist, entsprechend dem Abschnitt 86, Vq gleich Null wird und die Integration in negativem Sinn erfolgt, entsprechend dem Abschnitt 88 der Wellenform 84. Die Spannung V₀ erreicht den endgültigen negativen Wert zur Zeit T~ und wird konstant gehalten wie zuvor. Da das Ausgangssignal der Abtast/Speicher-Schaltung gleich dem invertierten Wert des EingangssignaIs ist, ist V positiv und entspricht der

8Ud

Eingangszahl, entsprechend der Wellenform 90.

Wie oben bereits erwähnt wurde, sind sowohl in dem Puffer-Integrator-Teil 26 als auch in dem Abtast/Speicher-Teil 28 die Versatzspannungen der Operationsverstärker kompensiert. Unter Bezugnahme auf die speziellen Konfigurationen dieser Teile kann die Selbstkompensation anhand der Darstellung in der Fig. 9 diskutiert werden.

Es ist bekannt, daß für einen Operationsverstärker in einer Spannungsfolgerkonfiguration folgende Beziehung gilt:

^¹A-I' os
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wobei E die resultierende Spannung von der nicht-invertieren-

den Eingangskiemme zu dem Ausgang ist, wobei E die Eingangsos

versatzspannung ist und wobei A die Verstärkung bei offener Schleife ist. Wenn A sehr groß ist, was normalerweise bei einem Operationsverstärker der Fall ist, wird die Ausgangsspannung E gleich der Versatzspannung.

Wenn nun der Fall einer negativen Eingangszahl betrachtet wird (Vorzeichenbit * 0), ist die Konfiguration des PufferIntegrator-Teils 26 gemäß Fig. 9A angeordnet. Aus dieser Konfiguration ist ersichtlich, daß die Spannung V,_R, welche am Kondensator C entsteht, folgenden Wert hat:

^VAB ^{β V}R ^{+ E}l - ^E2 <^1}

In dieser Konfiguration wird auch der Kondensator C. auf einen Anfangsspannungswert von E₂ aufgeladen, welcher gleich der Versatzspannung des Verstärkers 42 ist. Zu Beginn des Schrittes 2 ist der Puffer-Integrator-Teil gemäß Fig. 9C angeordnet, und die Spannung V._ß wird gleich der Eingangsspannung zu dem Pufferverstärker 38. Es läßt sich zeigen, daß dann, wenn die Anfangsspannung auf C. gleich Null wäre, die Integratorausgangsspannung Vq folgenden Wert hätte:

^{1 l} V₁, dt (2)

^V0 - ^E2 ⁺ ΤΠΤ7

Wenn jedoch der Kondensator C. anfänglich während des Schrittes 1 auf den Wert E^ aufgeladen wird und eine entgegengesetzte Folarität zu E~ gegeben ist, entsprechend dem Term

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VK

in der Gleichung 3, so heben diese zwei Terme einander auf, so daß der endgültige Wert der Spannung V„ der vollen Skalenbezugsspannung V_R χ T proportional ist, wobei T das Zeitintervall ist, welches zum Erreichen der Koinzidenz benötigt wird. In ähnlicher Weise werden die Versatzspannungen eliminiert, wenn die digitale Eingangszahl positiv ist.

Bei der in der Fig. 9D veranschaulichten Abtast/Speicher-Schaltung 28 ist der Kanal 48 in einem Abtastmodus, und der Kanal 50 ist in einem Speichermodus. In einem Abtastmodus hat die Spannung V am Kondensator C_x. folgenden Wert:

V = V . + E (4)

ein os ^x ^J

wobei V . die Eingangsspannung vom Integrator 42 ist und

E die Versatzspannung des Verstärkers darstellt. Im
ο ε

Speichermodus hat die Ausgangsspannung V (Fig. 9A) folgen-

3 XX S

den Wert:

V-E-V (5)

aus os ^wy

oder es ergibt sich aus der Gleichung (4)

V = E -V. -E - - V . (6) aus os ein os ein ^s '

Somit ist aus der Gleichung (6) ersichtlich, daß die Ausgangsspannung von dem Abtast/Speicher-Kanal dem invertierten Wert der Eingangsspannung entspricht und daß die Versatzspannung eliminiert ist.

Der Digital-Analog-Wandler gemäß der Erfindung wandelt entweder eine positive oder eine negative digitale Eingangsgröße in eine entsprechende analoge Ausgangsgröße um, und zwar mit entsprechender Polarität. Der Umwandlungsvorgang erfolgt in drei verschiedenen Schritten:

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Schritt 1;

A. Das digitale Eingangssignal wird eingelesen und gespeichert.

B. C_c wird mit V^^j, geladen, und mit den Operationsverstärker-

Versatzkompensationsspannungen.
CC. wird auf die Integratorversatzspannung aufgeladen.

Schritt 2:

A. Die auf C gespeicherte Spannung wird integriert, bis der Inhalt des Zählers, welcher gleichzeitig mit der Integration hochzählt, mit der gespeicherten digitalen Eingangszahl zusammenfällt. Dadurch wird die Integration angehalten.

Schritt 3;

A. Die endgültige Spannung auf dem Integrator wird gespeichert, während die Abtast/Speicner-Schaltung abtastet.

Ein erfindungsgemäßer Wandler weist gegenüber bekannten Einrichtungen erhebliche Vorteile auf. Es wird nämlich eine
besondere hohe Genauigkeit erreicht, indem nämlich ein
Selbstabgleich und eine Selbstkompensation der verwendeten Operationsverstärker durchgeführt werden. Es besteht keine Notwendigkeit, manuelle Einstellungen vorzunehmen oder
Präzisionsbauteile zu verwenden. Der erfindungsgemäBe Wandler iet für BCD-Signale, für rein binäre Signale oder jede beliebige andere gewünschte Form eines digitalen Eingangskodes in gleicher Weise geeignet und verwendet eine einzige Bezügespannung mit nur einer Polarität extern zu dem Chip, welche derart eingestellt werden kann, daß der Bereich der analogen Ausgangsspannung auf einen gewünschten Wert gebracht wird. Da der Wandler hervorragend dazu geeignet ist, unter Verwendung einer CMOS-Technik hergestellt zu werden, wird
nur außerordentlich geringe Energie benötigt.

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L e e r s e i t

Claims

Patentansprüche

Schaltung zur Umwandlung digitaler Signale in analoge Signale, dadurch gekennzeichnet, daß eine logische Eingangsschaltung (12,23) vorgesehen ist, welche derart ausgebildet ist, daß sie ein angelegtes digitales Eingangssignal aufnimmt, um dieses Signal zu speichern, wobei weiterhin eine Logikschaltung vorhanden ist, um fortschreitende digitale Signale zu erzeugen und die erzeugten Signale mit dem gespeicherten Eingangssignal zu vergleichen, um bei einer Koinzidenz einen Steuerimpuls zu erzeugen, daß weiterhin eine analoge Ausgangsschaltung (24) vorhanden ist, welche derart ausgebildet ist, daß sie eine einzige Bezugsspannung V_R aufnimmt, um diese Spannung während derjenigen Zeit zu integrieren, während welcher die logische Eingangsschaltung die digitalen Signale erzeugt und noch keine Koinzidenz der digitalen Signale mit den gespeicherten digitalen Signalen vorhanden ist, wobei bei einer entsprechenden Koinzidenz ein analoges Signal geliefert wird, welches für das gespeicherte digitale Signal repräsentativ ist, wobei weiterhin" die Integration des Bezugssignals in Reaktion auf den Steuerimpuls unterbrochen wird, und daß die analoge Ausgangsschaltung einen Schaltungsteil aufweist, welcher dazu dient, das analoge Signal während jedes Umwandlungszyklus oder jedes Umwandlungsechrittes abzutasten und dessen Wert zu speichern, so daß eine Selbstkompensation der Operationeverstärker-Versatzfehler gewährleistet wird.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Eingangsschaltung eine logische Steuerschaltung (22) aufweist, um Arbeitssteuersignale zu erzeugen,

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daß die logische Steuerschaltung auf ein Startsignal anspricht, um das digitale Eingangssignal zu speichern und um die logische Schaltung dazu zu bringen, fortschreitende digitale Signale zu erzeugen, und daß die logische Steuerschaltung die analoge Ausgangsschaltung dazu bringt, daß sie in eine Mehrzahl von Konfigurationen geschaltet wird, und zwar während einzelner Zeitintervalle im Umwandlungszyklus, wobei die Konfigurationen einen Kompensationsmodus aufweisen, um eine Selbstkompensation für intern erzeugte Fehlersignale, weiterhin einen Integrationsmodus und schließlich einen Abtast- und Speicher-Modus hervorzurufen.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die logische Eingangsschaltung weiterhin eine Speicherverriegelungsschaltung (12) aufweist, um die digitalen EingangssignaIe zu speichern, daß die logische Eingangeschaltung weiterhin eine Koinzidenzschaltung (16) aufweist, welche mit der Speicherverriegelungsschaltung und mit der Schaltung zur Erzeugung fortschreitender digitaler Signale verbunden ist, um einen Steuerimpuls bei einer Koinzidenz des gespeicherten digitalen Signals mit den erzeugten fortschreitenden digitalen Signalen zu erzeugen, und daß die Logikschaltung zur Erzeugung fortschreitender digitaler Signale eine Zählerschaltung (10) aufweist, um die digitalen Signale zu erzeugen, und weiterhin eine Taktschaltung (20), um die Zählerschaltung zu treiben.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die analoge Ausgangsschaltung eine Puffer-Integrator-Schaltung (26) aufweist, welche derart ausgebildet ist, daß sie die Bezugsspannung aufnimmt und auf die logische Steuerschaltung anspricht, um die Bezugsspannung während

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des Integrationsmodus zu integrieren, und daß die analoge Ausgangsspannung eine Doppelkanal-Abtast- und -speicherschaltung (28) aufweist, welche mit der Puffer-Integrator-Schaltung verbunden ist und auf die logische Steuerschaltung in der Weise anspricht, daß der endgültige Wert des analogen Ausgangssignals abgetastet und während des Abtast modus und des Speichermodus gehalten wird.

Digital-Analog-Wandler, dadurch gekennzeichnet, daß eine Steuerschaltung (22) vorgesehen ist, um Arbeitssteuersignale oder AblaufSteuersignale in Reaktion auf due Auslösung eines Umwandlungszyklus zu erzeugen, daß weiterhin eine Verriegelungsspeicherschaltung (12) vorhanden ist, welche derart ausgebildet ist, daß sie digitale Signale aufnimmt, um ein koinzidentes Signal in Reaktion auf ein Sperrsignal zu speichern, welches von einer Steuerschaltung zugeführt wird, daß weiterhin eine Koinzidenzschaltung (16) vorgesehen ist, welche in selektiver Weise durch die Steuerschaltung aktiviert wird, um fortschreitende digitale Signale zu erzeugen und um die Signale mit den digitalen Signal zu vergleichen, welches in der Verriegelung β schaltung gespeichert ist, um einen Koinzidenzausgangsimpuls von dort zu erzeugen, wenn eine Koinzidenz zwischen dem gespeicherten digitalen Signal und dem erzeugten digitalen Signal festgestellt wird, und daß eine analoge Ausgangsschaltung (24) vorgesehen ist, welche auf die Steuerschaltung anspricht und derart ausgebildet ist, daß sie eine Bezugsspannung V_R aufnimmt, um die Bezugsspannung während desjenigen Zeitintervalle zu integrieren, in welchem die erzeugten fortschreitenden digitalen Signale mit dem gespeicherten digitalen Signal verglichen werden, wobei bei einer Koinzidenz dazwischen ein analoges Ausgangssignal erzeugt wird, welches für das gespeicherte digitale Signal repräsentativ ist, wobei weiterhin eine Doppelkanal-Abtast schaltung (28) vorhanden ist, um die analoge Spannung

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abzutasten und zu speichern, so daß die analoge Ausgangsschaltung eine Kompensation für analoge Fehlersignale liefert, welche während jedes Utnwandlungszyklus erzeugt werden.

6. Wandler nach Anspruch 5» dadurch gekennzeichnet, daß die analoge Ausgangsschaltung folgende Teile aufweist: einen Pufferverstärker (38), einen Integrationsverstärker (42), einen Kompensetionskondensator (40), eine Integrationsschaltung (R_iC_i) und eine Mehrzahl von Schaltern, welche zwischen dem Pufferverstärker, dem Integrationsverstärker, dem Kompensationskondensator und der Integrationsschaltung angeordnet sind und auf die Steuerschaltung ansprechen, um die analoge Ausgangsschaltung in einer Mehrzahl von analogen Modusarten zu betreiben.

7· Wandler nach Anspruch 6, dadurch gekennzeichnet, daß jeder Abtast- und Speicher-Kanal (48, 50) der Doppelkanal-Abtast-Speicher-Schaltung folgende Teile aufweist: einen Verstärker (52, 54), einen Speicherkondensator (C>.Cg) und zusätzliche Schalter, welche zwischen dem Speicherkondensator, der Eingangs- und der Ausgangsklemme des Verstärkers und dem Integrationsverstärker angeordnet sind, um die Abtast- und Speicher-Schaltung in einem Abtast- und einem Speicher-Modus zu betreiben und um in selektiver Weise die Abtast- und Speicher-Schaltungen während aufeinander folgender Umwandlungszyklen mit dem Integrationsverstärker zu verbinden.

8. Wandler nach Anspruch 7, dadurch gekennzeichnet, daß die Koinzidenzschaltung folgende Teile aufweist: einen Zähler, welcher in selektiver Weise durch die logische Steuerschal tung aktiviert bzw. rückgestellt werden kann, und einen Komparator, welcher zwischen der Verriegelungsspeicherschaltung und dem Zähler angeordnet ist und einen Ausgang hat, der mit der logischen Steuerschaltung verbunden ist.

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