DE3149494C2 - - Google Patents
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Description
Die Erfindung betrifft einen integrierenden Digital/Analog-
Wandler (D/A-Wandler) nach dem Oberbegriff des Patentanspruchs
1, der sich insbesondere zur Umsetzung von Digitaldaten
mit großer Binärstellenanzahl oder Bitlänge pro
Wort in ein entsprechendes Analogsignal eignet.
Die Fig. 1 der beigefügten Zeichnungen zeigt ein
Beispiel eines bekannten integrierenden D/A-Wandlers.
Die Schaltung enthält einen mit einem Operationsverstärker
1 verwirklichten Integrator 2, dessen zwischen Ausgang
und einem Eingang geschaltete Kapazität C einen von einer
Konstantstromquelle 3 über einen Schalter S₁ zugeführten
Ladestrom I integriert. Ein den Kondensator C überbrückender
Schalter S₂ dient zur periodischen Entladung des Kondensators
C. Ein n-stelliger Zähler 4 zählt Taktimpulse P₁ mit einer
Periode von τ₁.
Wie sich aus dem schematischen Signaldiagramm der
Fig. 2A ersehen läßt, übernimmt der Zähler 4 n-binärstellige
Daten. Anschließend wird - wie sich aus Fig. 2B ersehen
läßt - der Schalter S₂ geschlossen, so daß der Kondensator
C entladen wird und die Spannung am Ausgang 5 zu Null
wird (vgl. Fig. 2G). Sodann wird dem Schalter S₁ das in
Fig. 2C verdeutlichte Startsignal zugeführt, welches den
Schalter S₁ schließt und den Zähler 4 in Betrieb setzt.
Der Zähler 4 zählt daraufhin ausgehend von einem einstellbaren
Anfangswert die in Fig. 2D verdeutlichten Taktimpulse
P₁. Gleichzeitig fließt ein Ladestrom I in den Kondensator
C, wie die Fig. 2E zeigt. Damit steigt die Spannung an
der Ausgangsklemme 5 etwa entsprechend dem in Fig. 2G
gezeigten Verlauf an. Erreicht der Inhalt des Zählers
4 den Wert "2n", so erscheint am Ausgang CA ein Überlauf-
oder Übertragimpuls, durch welchen der Schalter S₁ geöffnet
wird (vgl. Fig. 2F), wodurch die weitere Aufladung des
Kondensators C unterbrochen wird. Der Kondensator C wird
damit während der Zähldauer T (Fig. 2D), also zwischen
dem Zählbeginn und dem Zählende im Zähler 4 auf eine Spannung
V aufgeladen (Fig. 2G). Die Größe dieser Spannung V entspricht
den Anfangs- oder Ursprungsdaten und erscheint an der
Ausgangsklemme 5 als entsprechender Analogwert-Ausgang.
Diese Spannung V ist gegeben zu:
Da der Maximalwert Tmax der Zähldauer T des Zählers 4
gegeben ist durch:
Tmax = (2n - 1)τ₁ (2)
ergibt sich der Maximalwert Vmax der Spannung V aus der
Relation (1) zu:
Andererseits wird das analoge Torsignal bei bekannten
mit Puls-Code-Modulation (PCM) arbeitenden Tonsystemen
durch die A/D-Umwandlung in ein PCM-Signal von beispielsweise
n=16 Bit pro Wort während einer Abtastperiode von etwa
20 µs (Abtastfrequenz 50 kHz) umgesetzt. Zur Umwandlung
dieses PCM-Signals mit dem in Fig. 1 gezeigten D/A-Wandler
muß daher für die Periode τ₁ des Taktgebers P₁ die folgende
Relation erfüllt sein:
20 µs (2n - 1)τ₁.
Wenn unter dieser Bedingung n=16 Bit, ist τ₁0,31 ns,
woraus sich eine Frequenz von etwa 3,3 GHz ergibt.
Eine derartig hohe Taktfrequenz ist unrealistisch, wenn
der D/A-Wandler als monolithischer integrierter Schaltkreis
verwirklicht werden soll.
Aus Electronics, 1976, 1. April, S. 85-90, ist ein D/A-Wandler
bekannt, der unter Verwendung relativ niedriger Taktfrequenzen
dazu in der Lage ist, Daten mit relativ großer Bitlänge zu wandeln.
Hierzu wird der Digitalwert in höher- und niedrigersignifikante
Bits aufgeteilt. Beim beschriebenen Ausführungsbeispiel
wird ein 14-Bit-Wert in 10 höhersignifikante und 4 niedrigersignifikante
Bits unterteilt. Der aus den höhersignifikanten
Bits gebildete Datenwert wird in ein getaktetes Signal mit vom Datenwert abhängigem
Tastverhältnis umgewandelt, das dann gefiltert wird. In das Filter
wird ein zweites amplitudenmoduliertes Signal eingemultiplext,
das mit Hilfe der 4 niedrigersignifikanten Bits gebildet
wurde. Die in der genannten Veröffentlichung gezeigte Schaltung
weist keine Konstantstromquelle auf.
Der Erfindung liegt die Aufgabe zugrunde, einen D/A-Wandler anzugeben,
der mit hoher Genauigkeit Daten mit relativ großer Bitlänge
bei relativ niedriger Taktfrequenz umwandeln kann und daher
als monolithischer integrierter Schaltkreis hergestellt werden
kann.
Die Erfindung ist durch die Merkmale von Anspruch 1 gegeben. Vorteilhafte
Weiterbildungen und Ausgestaltungen sind Gegenstand
von Unteransprüchen.
Der erfindungsgemäße D/A-Wandler verfügt über zwei Konstantstromquellen,
von denen die eine zum Wandeln eines Daten-Teilwertes
aus höhersignifikanten Bits und die andere zum Wandeln eines
Daten-Teilwertes aus niedrigersignifikanten Bits verwendet wird.
Das Verhältnis der Ströme entspricht dem Gewicht des jeweiligen
Teiles des Digitalwertes.
Wird z. B. ein 16-Bit-Digitalwert in zwei 8-Bit-Digitalwerte aufgeteilt
und stehen die verwendeten Ströme im Verhältnis 8 : 1 zueinander,
läßt sich mit hoher Genauigkeit ein analoger Wert unter
Verwendung derselben Taktfrequenz erzielen, wie sie beim bekannten
Wandler gemäß Fig. 1 zum Wandeln eines 8-Bit-Digitalwertes
eingesetzt wird.
Die Erfindung wird im folgenden anhand eines durch Fig. 3 und
4 veranschaulichten Ausführungsbeispiels näher erläutert. Es
zeigen
Fig. 1 ein Schaltbild eines bekannten integrierenden
D/A-Wandlers,
Fig. 2A bis 2G Zeitdiagramme zur Erläuterung der
Funktionsweise des in Fig. 1 gezeigten D/A-Wandlers,
Fig. 3 ein Schaltbild eines Beispiels der Erfindung
und
Fig. 4A bis 4L Zeitdiagramme zur Erläuterung der
Funktionsweise des in Fig. 3 gezeigten D/A-Wandlers.
Im folgenden wird das bevorzugte Beispiel der vorliegenden
Erfindung unter Bezugnahme auf die beigefügten Zeichnungen
beschrieben.
Wie in Fig. 3 gezeigt ist, fließt ein Ladestrom I
von zwei Konstantstromquellen 11 und 12, die Ströme I₁
bzw. I₂ abgeben, über zwei Schalter S₁₁ und S₁₂ zu einem
Integrator 2. Im gezeigten Beispiel beträgt das gewählte
Verhältnis der Ströme I₁ zu I₂ 2⁸ : 1.
An einer Eingangsklemme 13 zugeführte Daten D₁, D₂,
etc. mit jeweils 16 Bit Wortlänge werden entsprechend
in acht obere und untere signifikante Bits unterteilt.
Ein 8stelliger Zähler 16 übernimmt die Daten der acht
oberen signifikanten Bits, die z. B. einen höheren Stellenwert
besitzen, und ein 8stelliger Zähler 17 übernimmt die acht
unteren signifikanten Bits mit niedrigerem Stellenwert.
Die Schalter S₁₁ und S₁₂ werden zur Durchführung der Integration
geschlossen, und die Zähler 16 und 17 zählen die
von einem Taktgeber 18 erzeugten Taktimpulse P₁. Durch
einen Übertragimpuls des Zählers 16 wird der Schalter
S₁₁ geöffnet, und durch einen Übertragimpuls des Zählers
17 wird der Schalter S₁₂ geöffnet. Dann fließen die Ströme
I₁ und I₂, deren Stärke im voraus entsprechend dem Stellenwert
der Bits mit höherem Stellenwert und der Bits mit niedrigerem
Stellenwert bestimmt wurde, zur Aufladung des Kondensators
C während Zeitintervallen, die den jeweiligen Daten entsprechen.
Die Ladespannung erscheint an einer Ausgangsklemme
5 als D/A-umgewandelte Ausgangsspannung V. Da die 16-Bit-Daten
in zwei Teile zu der gleichzeitigen Verarbeitung aufgeteilt
werden, entspricht die zur Datenverarbeitung benötigte
Zeit der Zeit, die zur Verarbeitung von 8 Bits benötigt
wird, so daß die Frequenz der Taktimpulse P₁ erniedrigt
werden kann.
Im folgenden wird die Funktionsweise der entsprechenden
Stromkreise von Fig. 3 unter Bezugnahme auf die in Fig. 4
gezeigten Zeitdiagramme beschrieben.
Wenn das in Fig. 4A gezeigte 16-Bit-Datensignal D₁
an der Eingangsklemme 13 als Eingangssignal ansteht, wird
es 8 Bit-Schieberegistern 19 bzw. 20 zugeführt. Die Übertragung
erfolgt dabei in Abhängigkeit von einem Taktimpuls
P₂, der an eine Eingangsklemme 14 angelegt wird. Ein Umwandlungsbefehlssignal
PC (vgl. Fig. 4C) wird über eine Eingangsklemme
15 am Zentral-Bit (8. Bit) des Datensignals D₁
zugeführt. In Abhängigkeit von der Vorderflanke des Umwandlungsbefehlssignals
PC wird ein Zeitregelstromkreis 21
zurückgestellt, der einen Zähler, einen Haltestromkreis,
etc. enthält. Der Zeitregelstromkreis 21 wird synchron
zu dem durch den Taktgeber 18 erzeugten Taktimpulssignal
P₁ angesteuert, um ein Einstellsignal PS, ein Schaltsignal
PSW, ein Torsignal PG etc. zu erzeugen, die später beschrieben
werden und zu festgelegten Zeitpunkten ausgegeben werden.
Wenn das Datensignal der acht höherwertigen Bits vom Schieberegister
19 und das Datensignal der acht niedrigerwertigen
Bits vom Schieberegister 20 übernommen werden, fällt das
Signal PC ab. Der Zeitregelstromkreis 21 wird in Abhängigkeit
von der hinteren Flanke des Signals PC angesteuert, und
Haltestromkreise 22 und 23 werden betätigt, um den Inhalt
der Schieberegister 19 und 20 zu den Haltestromkreisen
zu übertragen. Anschließend werden das Einstellsignal
PS und das Schaltsignal PSW (vgl. Fig. 4D und 4E) durch
den Zeitregelstromkreis 21 ausgegeben. In Abhängigkeit
von der Vorderflanke des Signals PS übernimmt der Zähler
16 das im Haltestromkreis 22 gehaltene Datensignal der
acht höherwertigen Bits, und der Zähler 17 übernimmt das
im Haltestromkreis 23 gehaltene Datensignal der acht niedrigerwertigen
Bits. Der Schalter S₂ wird in Abhängigkeit
von der Vorderflanke des Signals PSW über einen Haltestromkreis
geschlossen. Daraufhin beginnt der Kondensator C,
sich zu entladen, und das Ausgangssignal an der Ausgangsklemme
5 fällt ab, wie in Fig. 4L gezeigt ist. In Abhängigkeit
von der hinteren Flanke des Signals PS werden Haltestromkreise
25 und 26 gesetzt. Ein Ausgangssignal "1" des Haltestromkreises
25 schließt den Schalter S₁₁ über einen Haltestromkreis
27, und ein Ausgangssignal "1" aus dem Haltestromkreis
26 schließt den Schalter S₁₂. Daraufhin beginnt der Strom
I zu fließen. Wenn das Signal PSW anschließend abfällt,
wird der Schalter S₂ geöffnet, und gleichzeitig gibt der
Zeitregelstromkreis 21 als Ausgangssignal das Torsignal
PG ab (vgl. Fig. 4F), um ein UND-Tor 28 zu öffnen.
Anschließend beginnt die Aufladung des Integrators
2, und die Taktimpulse P₁ werden den Zählern 16 und 17
über das UND-Tor 28 zur Initiierung des Zählbetriebs zugeführt.
Die Zähler 16 und 17 beginnen mit dem Zählen bei
den Datenwerten der acht höherwertigen Bits und der acht
niedrigerwertigen Bits und zählen, bis die Zählwerte 2⁸
erreichen. Während die Zähler 16 und 17 zählen, fließt
daher der Strom I=I₁+I₂. Der Kondensator C wird mit
diesem Strom I aufgeladen, und die Spannung (Fig. 4L)
an der Ausgangsklemme 5 steigt an. Wenn der Zählwert des
Zählers 16 2⁸ erreicht, bevor der Zählwert des Zählers
17 diesen Wert erreicht, wird ein in Fig. 4H gezeigtes
Übertragsignal CA₁ vom Zähler 16 als Ausgangssignal abgegeben,
um den Haltestromkreis 25 zurückzustellen, welcher ein
Ausgangssignal "0" erzeugt (vgl. Fig. 4I). Das Ausgangssignal
des Haltestromkreises wirkt als Schaltsignal PS1 für den
Schalter S₁₁. Dieses Ausgangssignal "0" öffnet den Schalter
S₁₁ über den Haltestromkreis 27. Anschließend wird die
Aufladung fortgesetzt, wobei der Strom I gleich I₂ ist,
und die Ausgangsspannung steigt weiter an. Wenn der Zählwert
des Zählers 17 2⁸ erreicht, wird ein in Fig. 4J gezeigtes
Übertragungssignal CA₂ vom Zähler 17 als Ausgangssignal abgegeben,
um den Haltestromkreis 26 zurückzustellen, welcher ein
Ausgangssignal "0" erzeugt, wie in Fig. 4K gezeigt ist.
Das Ausgangssignal des Haltestromkreises 26 wirkt als
Schaltsignal PS2 für den Schalter S₁₂. Daraufhin wird
der Schalter S₁₂ geöffnet, und der Ladevorgang des Kondensators
C wird unterbrochen. Die Spannung V an der Ausgangsklemme
5 stellt zu diesem Zeitpunkt den Analogwert des Datensignals
D₁ dar. Wenn als nächstes das Datensignal D₂ der Eingangsklemme
13 als Eingangssignal zugeführt wird, wird die D/A-Umwandlung
auf die oben beschriebene Weise durchgeführt.
Da der Strom I₁ so gewählt wurde, daß sein Wert ein
256faches des Wertes des Stroms I₂ beträgt, bewirkt ein
durch die Veränderung der Schaltzeit des Haltestromkreises
25 verursachter geringer Fehler in den Öffnungs- und Schließzeiten
des Schalters S₁₁, daß ein großer Fehler in der
Ausgangsspannung V auftritt. Zur Behebung dieses Problems
ist in diesem Beispiel der Erfindung ein Haltestromkreis
27 enthalten, der durch die Taktimpulse P₁ zurückgestellt
wird, so daß das Ausgangssignal des Haltestromkreises
25, d. h. das Öffnen und Schließen des Schalters S₁₁, mit
den Taktimpulsen synchronisiert ist. Der Haltestromkreis
27 kann auch durch den Haltestromkreis 25 zur Rückstellung
durch die Taktimpulse P₁ ersetzt werden. Der Haltestromkreis
24 wird auch mit den Taktimpulsen P₁ zurückgestellt, um
das Öffnen und Schließen des Schalters S₂ mit dem Signal
PSW zu synchronisieren. Bei dem oben beschriebenen Beispiel
wird das 16-Bit-Datensignal in zwei Datenteile von jeweils
8 Bit aufgeteilt. Die Eingangsdaten brauchen jedoch nicht
in Hälften aufgeteilt zu werden. Allgemein kann eine beliebige
Anzahl m von oberen Bits der n-binärstelligen Eingangsdaten
(wobei n<m) als höherwertige Daten abgetrennt werden,
und die restlichen (n-m) Bits können als niedrigerwertige
Daten verwendet werden. In diesem Fall kann die obige
Relation (3) ausgedrückt werden als:
Da I₁=2n-m×I₂, kann die Relation (4) umgeformt werden
zu:
Daher kann eine D/A-Umwandlung ähnlich der Relation (3)
ausgeführt werden. In der Praxis wird der Wert von m wegen
der Genauigkeit, Umwandlungszeit etc. vorzugsweise dicht
bei n/2 gewählt. Wenn wie im beschriebenen Beispiel n=16
und m=8, ist die max. Stabilisierungszeit 10 µs der
Umwandlungsausgangsspannung V bei der Abtastperiode von
20 µs gleich oder größer als (2⁸-1)τ₁. Daraus ergibt
sich für τ₁39 ns. Die Frequenz der Taktimpulse P₁ braucht
nur etwa 25,5 MHz oder mehr zu betragen; dies ist etwa
1/256 der sich bei dem in Fig. 1 gezeigten Stromkreis ergebenden
Frequenz, die etwa 3,3 GHz betrug. Dies gilt selbstverständlich
für den Fall, daß die Daten in zwei Teile geteilt
werden. Die Taktfrequenz kann weiter herabgesetzt werden,
indem die Eingangsdaten in drei oder mehr Teile aufgeteilt
werden.
Claims (12)
1. Digital/Analog-Wandler zur Umsetzung digitaler Werte mit n Bits in einen
entsprechenden Analogpegel, gekennzeichnet durch:
- - einen Integrator (2) mit einem Eingang, an dem ein Ladestrom (I) anliegt und einem Ausgang (5), an dem der analoge Pegel (V) anliegt;
- - Einrichtungen (19, 20, 22, 23) zum Empfang der n-Bit-Digitalwerte und zum Aufteilen jedes dieser n-Bit-Digitalwerte in eine Vielzahl von Teilen;
- - mehrere Stromquellen (11, 12), die jeweils einen konstanten Ladestrom (I₁; I₂) mit verschiedenen, bestimmten Pegeln entsprechend dem Gewicht des jeweiligen Teiles des n-Bit-Digitalwertes erzeugen;
- - mehrere Schaltelemente (S₁₁, S₁₂), denen jeweils entsprechende Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) zugeordnet sind und die jeweils mit einer entsprechenden Stromquelle (11, 12) verbunden sind, um den Integrator (2) mit konstantem Ladestrom (I₁, I₂) zu beaufschlagen;
- - mehrere Digitalzähler (16, 17), die im Ganzen alle n-Bit-Digitalwerte speichern und jeweils mit einem bestimmten Teil des n-Bit-Digitalwertes geladen werden und diesen Teil halten und jeder Zähler (16, 17) mit seinen entsprechenden Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) zur Erzeugung eines Schaltsignals (PS1, PS2) bei Erreichen eines bestimmten Zählerstandes verbunden ist; und
- - einen Taktgenerator (18), der Taktsignale (P₁) für die Digitalzähler (16, 17) erzeugt;
wobei
die Zähler (16, 17) nach dem Laden mit den Teilen der n-Bit-Digitalwerte mit dem Zählen der Taktsignale (P₁) beginnen, während die Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) geschlossen sind, so daß der konstante Ladestrom (I₁; I₂) den Integrator (2) beaufschlagt und der Zähler (16, 17) bei Erreichen eines bestimmten Zählwerts ein Schaltsignal (PS1, PS2) zum Öffnen der entsprechenden Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) erzeugt, so daß der konstante Ladestrom (I₁; I₂) zur entsprechenden Stromquelle (11, 12) unterbrochen wird.
2. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß
die bestimmten Pegel der entsprechenden Stromquellen (11, 12) zueinander in
dem Verhältnis entsprechend der Bit-Wertigkeit der entsprechenden Teile der n-
Bit-Digitalwerte stehen, die in die entsprechenden Zähler (16, 17) geladen werden.
3. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß
die bestimmten Pegel der Stromquellen (11, 12), die den die aufeinanderfolgenden
Teile der n-Bit-Digitalwerte enthaltenden Zählerstände zugeordnet sind, in einer
Stufung von 2n-m stehen, wobei m die Anzahl der Bits in dem höherwertigen Teil
(MSB) ist.
4. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß
jeder Teil des n-Bit-Digitalwertes im wesentlichen dieselbe Anzahl Bits enthält.
5. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß
jede Schalteinrichtung (S₁₁, 25, 27; S₁₂, 26) ein Schaltelement (S₁₁; S₁₂), das
zwischen den entsprechenden Stromquellen (11; 12) und dem Integrator (2) liegt,
und erste Haltekreise (25; 26) aufweist, die ein Haltesignal (PS1; PS2) zum Öffnen
und Schließen des zugeordneten Schaltelementes (S₁₁; S₁₂) erzeugen, welche einen
Setzeingang (S), der ein entsprechendes, angelegtes Signal (S) in Abhängigkeit
vom Laden der Zähler (16; 17) empfängt, sowie weiterhin einen Rücksetzeingang
(R) enthalten, an dem ein Übertragssignal des entsprechenden Digitalzählers
(16; 17) anliegt.
6. Digital/Analog-Wandler nach Anspruch 5, dadurch gekennzeichnet, daß
mindestens eine (S₁₁, 25, 27) der Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) einen
weiteren Haltekreis (27) aufweist, der das entsprechende Haltesignal an das entsprechende
Schaltelement (S₁₁) synchron mit den Taktsignalen (P₁) anlegt.
7. Digital/Analog-Wandler nach Anspruch 6, dadurch gekennzeichnet, daß
mindestens eine (S₁₁, 25, 27) der Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) diejenige
ist (S₁₁, 25, 27), die mit dem Digitalzähler (16) verbunden ist, der den Teil des
n-Bit-Digitalwertes mit den höherwertigen Bits (MSB) enthält.
8. Digital/Analog-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß
die Einrichtungen (19, 20, 22, 23) zum Empfang der n-Bit-Digitalwerte mehrere
Schieberegister (19, 20) aufweisen, die in Serie mit den an einen Eingang (13) eines
(20) der Schieberegister (19, 20) angelegten Digitalwerten liegen, und daß ein Übertrag
eines (20) der Schieberegister (19, 20) an dem Eingang des anderen (19) der
Schieberegister (19, 20) anliegt, das mit dem ersten (20) verbunden ist, so daß
das andere Schieberegister (19) die n-m niederwertigen Bits (LSB) enthält.
9. Digital/Analog-Wandler nach Anspruch 8, dadurch gekennzeichnet, daß
die Einrichtungen (19, 20, 22, 23) zum Empfang der n-Bit-Digitalwerte weiterhin
zweite Haltekreise (22, 23) aufweisen, die zwischen die Schieberegister (19, 20) und
die Digitalzähler (16, 17) geschaltet sind.
10. Digital/Analog-Wandler nach Anspruch 9, gekennzeichnet, durch einen
Zeitsteuerschaltkreis (21), der ein Startsignal (PS) erzeugt, wenn jeder der n-Bit-
Digitalwerte in die Schieberegister (19, 20) eingelesen ist, sowie zum Ansteuern
der zweiten Haltestromkreise (22, 23) und zum Schließen der Schalteinrichtungen
(S₁₁, 25, 27; S₁₂, 26).
11. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß
- - die Stromquellen eine erste und zweite Stromquelle (11, 12) aufweisen,
- - die Schalteinrichtungen eine erste und zweite (S₁₁, 25, 27; S₁₂, 26), mit der ersten bzw. zweiten Stromquelle (11, 12) verbundene Schalteinrichtung aufweisen,
- - die Digitalzähler einen ersten und zweiten Digitalzähler (16, 17) aufweisen, der mit den ersten bzw. zweiten Schalteinrichtungen (S₁₁, 25, 27; S₁₂, 26) verbunden ist, die jeweils im wesentlichen die Hälfte der n-Bits enthalten,
- - die Einrichtungen (19, 20, 22, 23) zum Teilen und Setzen Einrichtungen (19, 20) zum Aufteilen der n-Bit-Digitalwerte in höherwertige m-Bits (MSB) und niederwertige n-m Bits (LSB) aufweisen, wobei m eine ganze Zahl von im wesentlichen der Hälfte des Wertes n ist, sowie zum Setzen der höherwertigen m-Bits in den ersten Zähler (16) und der niederwertigen n-m Bits in den zweiten Zähler (17).
12. Digital/Analog-Wandler nach Anspruch 11, dadurch gekennzeichnet, daß
die Pegel für die ersten und zweiten Stromquellen (11, 12) im wesentlichen im Verhältnis
von 2m erzeugt werden.
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